如何从VHDL中的rom_type读取数据？
如何从 rom_type 读取数据？ entity my_rom is port( addr: in std_logic_vector(3 downto 0) data: out std_logic_vector(0 to 7) ) end my_rom arch…
溢出位 32Bit ALU VHDL
我目前正在用 VHDL 编写 32 位 ALU（Add/Sub）。我遇到了溢出位的问题。 我看不到何时根据运算（加法、减法）和输入值设置溢出。 你能帮助我吗 ？ 此…
错误10500，没有意义
我正在研究 4 x 4 位乘法器，并收到此错误消息“错误 (10500)：lab_6.vhd(33) 靠近文本“之后”的 VHDL 语法错误；期待“)”或“,”“二十次。问题是…
具有 Verilog 或 VHDL 逻辑（芯片）设计测试驱动开发 (TDD) 经验
我在网上查看过，讨论/示例似乎是针对传统软件开发的。由于Verilog 和VHDL（用于芯片设计，例如FPGA 和ASIC）与软件开发C 和C++ 类似，因此这似乎是有…
微控制器8051：如何获取JB和JB的输入地址CJNE指令？
我正在从头开始用 VHDL 实现整套 8051 指令。大多数事情都很顺利，但偶然发现了这两条说明： JB bit,rel 00100000 bit_address rel_address CJNE A,#d…
VHDL如何将std_logic_vector与std_logic信号相加？
我正在 douta : in std_logic_vector (3 downto 0) doutb : in std_logic_vector (3 downto 0) c0 : in std_logic f1 : in std_logic f0 : in std_log…
如何在设备驱动程序及其控制的 FPGA 之间共享寄存器和位字段定义
是否有任何好的现有软件工具可以帮助生成 C 头文件，其中包含适当的寄存器偏移#defines 以及 VHDL 的位定义？如果确实存在此类工具，它们对 VHDL 有哪…
触发器在两个信号的边沿触发
我需要一个对两个不同信号的边缘做出反应的触发器。 像这样的事情： if(rising_edge(sig1)) then bit <= '0' elsif(rising_edge(sig2)) then bit &l…
绘制VHDL框图的程序？
Closed. This question is seeking recommendations for software libraries, tutorials, tools, books, or other off-site resources. It does not …
VHDL 的隐藏特性
Closed. This question needs to be more focused. It is not currently accepting answers. 想要改进这个问题？通过编辑这篇文章来更新问题，使其仅…
显示 ASCII 字符的计数器输出
我有下面的代码可以数到 59。一开始很好，但在 31 之后，开始显示 ASCII 字符，如“(”、“$”、“#”等，而不是数字。知道我哪里出错了？ LIBRARY ie…
