状态到 std_logic
我已将我的状态定义如下： type state_type is (s0, s1, s2, s3) signal state : state_type 现在我想使用此状态信息来形成另一个信号 signal data : …
进程内的冗余循环（VHDL）？
我正在上一门大学课程，学习使用 VHDL 进行数字设计，前几天我在书中阅读了一些内容，其中我遇到了以下代码： architecture abstract of computer_sys…
24khz 的声音 (ADC) 读数是多少？
在不使用外部 ADC 转换器（仅从音频插孔光学获取电压平衡输入）的情况下，可以通过普通 FPGA（Xilinx Spartan 3 等等）进行多少高保真（128K 44kH）“…
为什么在其他架构中实例化 VHDL 组件之前需要重新声明它们？
自从我的第一节 VHDL 课程以来，我一直在摸不着头脑，并决定在这里发布我的问题。 考虑到我有一个已声明的实体（以及它的体系结构）并且想要在另一个…
什么是 ModelSim 输出文件以及如何将十六进制文件加载到 ROM 上？
我想在 ModelSim 中模拟使用 VHDL 设计的微处理器。我想知道模拟的输出文件格式是什么？ 我还想在该微处理器的 ROM 上加载一些 HEX 文件...我该怎么办…
模拟不起作用 - 端口映射错误？
VHDL 代码 首先，抱歉重定向，但这样更容易。 我正在构建一个数字时钟，但如您所见，clock_AN 和clock_seg_out 不会改变。这是由于端口映射错误造成的…
从 FPGA 板导入代码 (Spartan 3E)
有没有办法从已经编程的 FPGA 板导入代码，在本例中，它是 Spartan 3E 板。也就是说，verilog代码已经上传到其中，所以我希望有一种方法可以在计算机…
大规模VHDL模块化技术
我正在考虑用 VHDL 实现 16 位 CPU。 一个简单的CPU。 ADD、MULS、NEG、BitShift、JUMP、相对跳转、BREQ、相对 BREQ，我不知道这些内容> 可能都只适…
专业VHDL IDE？
Closed. This question is seeking recommendations for software libraries, tutorials, tools, books, or other off-site resources. It does not …
