VHDL 多路复用器实现？
是否可以实现具有多个控制信号的多路复用器？例如，我想做这样的事情： with (sig1 & sig2) select output <= A when "00", B when "01", C when…
了解 SystemC 中的类型
我是 SystemC 编程的初学者，我注意到一件事（查看 SystemC 官方文档）：我用来在 VHDL 模拟中处理的所有类型都没有“移植”到 SystemC。 我的意思是…
VHDL 字符替换在现实生活中使用过吗？
VHDL 允许以下替换，大概是因为某些计算机可能不支持竖线（或管道符号）(|) 或散列（或井号/数字符号）(#)： case A|B可以写成 case A!B 16#fff# 可以…
VHDL 门基础知识
我正在学习VHDL，但我已经停下来了。我想用较小的门（这里是与非门）创建一个简单的门。这是代码： library IEEE use IEEE.STD_LOGIC_1164.all entity…
我可以在生成语句中使用变量吗？
我想知道是否可以在生成语句中使用变量。 signal bitmap_nodes : std_logic_vector(0 to NB_NODES-1) := (others => '0') CIRCULAR: if (CLOCKWISE …
简单的VHDL 4对1 MUX测试台已挂
-----------begin part1.vhdl--------------------- library ieee use ieee.std_logic_1164.all entity part1 is generic ( width : integer :=7) PO…
如何进行 VHDL“typedef”定义
我想“创建”一个类型“my_type”，它是一个 std_logic_vector(...)，就像这个 C/VHDL 假代码： typedef std_logic_vector(CONSTANT downto 0) my_typ…
为什么进程中我的 VHDL 组合逻辑存在延迟？
我正在为组合逻辑创建一个测试平台，其中 a、b、cin 是被测实例化单元的输入。一切似乎都运行良好。 然而，我通过在测试台进程中添加来导出 test_…
VHDL：找出/报告整数的位宽/长度（相对于 std_logic_vector）？
假设我需要一个信号来表示从 0 到 5 的数字；显然这需要 3 位 std_logic 来表示（即如果 MAXVAL=5，则 bitwidth= {wcalc "floor(logtwo($MAXVAL))+1"}…
VHDL中简单IF语句的数据类型问题
我有一个非常奇怪的问题，我并不是 100% 知道编译器抱怨的原因。代码如下： variable a : std_logic_vector(2 downto 0) variable b : std_logic ....…
明确定义如何在 Xilinx XST 工具中使用 LUT 和切片？
我正在尝试实现 LUT 和切片的一些非常具体的行为，这些行为是用 VHDL 编写的，用于使用 XST 工具综合的 Xilinx Virtex 5 FPGA。我不知道我是否可以通…
