Doxygen：使用 C++ 进行项目的无缝文档和VHDL
我正在建立一个关于某种库的文档，该库由 C/C++ 部分和 VHDL 部分以及一些仅包含 doxygen 的指导性页面组成。他们必须被放入一个独立的组中。到目前为…
ISE 自动推断 RAM 块需要满足哪些要求？
我有一段 IP，它应该是 32 位字节可寻址内存。但我无法让它推断块内存，它正在推断大量的触发器... 它应该适合仅具有双端口块内存的 Spartan3e (xc3s1…
我的 VHDL 语句可以吗？
LIBRARY ieee USE ieee.std_logic_1164.all USE ieee.std_logic_1164_unsigned.all ENTITY alu IS PORT (a: IN STD_LOGIC_VECTOR (15 DOWNTO 0) b: IN…
Xilinx ISE 块 RAM 推理的稳健性
我对 Xilinx ISE block ram 推理的鲁棒性有疑问。 我的机器上没有安装 xilinx ise（今天），但我通常使用专用编码完美地推断 block ram，基本上依赖于…
为什么 Modelsim 10 不编译旧代码？
我最近刚刚升级到 Modelsim 10，当我重新编译所有代码时，37 个代码中只编译了 30 个。那些无法编译的文件有一个常见错误， No feasible entries for …
“With Select”中的条件赋值堵塞
是否可以从“with select”块中向信号添加条件分配。例如。 with state select Data <= x"00" when IDLE, (x"01" when Count = 0 else x"10") when …
无法使用 ghdl 执行/运行任何 vhdl 代码
我已经在 Ubuntu 10.10 中安装了 ghdl（使用存储库中的 apt-get）并使用了 ghdl 手册中提供的 hello_world 示例。我可以成功分析（-a）和详细说明（-e…
在哪里可以找到 ModelSim 错误代码的明确列表？
我正在通过 ModelSim 运行一些 VHDL。每个错误和警告都有自己的错误代码（如下所示：(vcom-1292) 在带有未知方向前缀的切片中指定切片范围方向“downt…
在 VHDL 中将向量端口映射到 std_in？
我有一个大约有 30 个输入的组件，并且有一个具有相同数量的向量。我想沿着组件端口映射 （向量（0），向量（1），....，向量（31）） 的行端口映射组…
在哪里强制 xilinx ISE 使用 block-ram？
我合成了一个小设备来测试块内存推理。 我收到 XST 发来的消息： 小内存将是 在 LUT 上实施，以便 最大化性能并节省块 内存资源。如果你想强行 它在块…
从 Verilog 到 VHDL 的 Delta-sigma DAC
下面的代码在 Verilog 中实现了 Delta-sigma DAC，来自 Xilinx 应用笔记，我想编写等效的 VHDL 代码。我对 Verilog 一无所知，而且我是 VHDL 的初学者…
