含义x“00”在VHDL中
在 VHDL 模拟中,有以下行 signal SigA: std_logic_vector(7 downto 0) := x"00"; ... if Rst = '1' then sigA<= x"00"; SigA 是 8 位向量,我假设 x"…
解析错误:意外的 WHEN,期望分号
我正在尝试在 VHDL 中实现此 when else 语句,但由于某种原因,我收到此错误: Line 48. parse error, unexpected WHEN, expecting SEMICOLON 第 48 …
找到了用于信号和常量值警告的 1 位锁存器
我已经尝试调试这个 VHDL 代码两天了,但我就是不知道错误在哪里。这是代码: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH…
谁能帮我解决这个 VHDL 代码(目前无法正常工作)?
这段代码应该(并且确实)非常简单,而且我不知道我做错了什么。 以下是它应该做什么的描述: 它应该在一个 7 段显示器上显示一个数字。每次有人按下…
是否有“信号”?暗示δ VHDL 延迟?
你好,我想知道信号声明在 VHDL 中是如何工作的。由于它是内部信号,这是否意味着延迟?信号有内部存储器吗? 示例: Architecture SD_BEH of SD is s…
PSL(VHDL) 中的可重用代码
目前我正在使用 PSL 编写断言(RTL 在 VHDL 中)。总共有 30 多个 IP 我想为所有模块重用同一个 psl 文件 vunit IP1_assert ip1_top() { signal reg_1…
正弦 LUT VHDL 无法模拟低于 800 Hz 的频率
我使用 256 个元素为 VHDL 制作了一个正弦 LUT。 我使用 MIDI 输入,因此值范围为 8.17Hz(注释#0)到 12543.85z(注释#127)。 我有另一个 LUT,用于…
VHDL 中的 D 触发器
我正在尝试使用我编写的 D 锁存器在 VHDL 中实现 D 触发器。 但时钟似乎出了问题,我不知道那是什么。 这是我的 D Latch 的代码。 Library ieee; Use …
调试 VHDL Modelsim 中的迭代限制错误
我正在 Modelsim 上为 d 触发器编写 VHDL 代码,当我尝试模拟它时出现错误: 错误:(vsim-3601) 在 400 ps 时达到迭代限制。 我不确定这意味着什么,…
VHDL STD_LOGIC_VECTOR 通配符值
我一直在尝试用 VHDL 代码为我在 Altera DE1 板上实现的简单 16 位处理器编写有限状态机。在有限状态机中,我有一个 CASE 语句来处理不同的 16 位指令…
来自不同进程的VHDL驱动信号
我对以下 VHDL 代码有一个小问题: process (zbroji) begin if rising_edge(zbroji) then oduzima <= '0'; ucitanPrvi <= '1'; broj1 <= ulaz_broj; e…
SystemC 错误,使用 Visual C++ 2008年
我正在使用 systemC 和 Visual C++ 2008。我编写了一个简单的 hello world 程序。但是我反复收到此错误: 警告 C4996:“sprintf”:此函数或变量可能…
将 n 位的 std_logic_vector 向右或向左移位
我有一个向量 signal tmp : std_logic_vector(15 downto 0) 我必须将其向左或向右移动 n 位。我怎样才能实现这个操作。我想到了串联操作,但我不知道…