您是否应该删除 Verilog 或 VHDL 设计中的所有警告？为什么或为什么不呢？
在（常规）软件中，我曾在使用 gcc 选项 -Wall 来显示所有警告的公司工作。然后他们需要被处理。对于 Verilog 或 VHDL 中的重要 FPGA/ASIC 设计，通常…
VHDL 中的案例陈述
在VHDL中编程时，可以在case语句中使用变量吗？该变量将被其中一种情况修改 ，即 case task is when 1 => when 2 => when number => 这样可以吗…
在单周期数据路径中加载半字和加载字节
有人询问如何在单周期数据路径中实现加载字节而无需更改数据存储器，解决方案如下。 替代文本 http://img214.imageshack.us/img214/7107/99897101.jpg…
从 makefile 生成 VHDL 条件
我有一个 vhdl 设计，需要适应不同的变体。 如果能够从 makefile 生成配置那就太好了。用于生成一个项目的 makefile 已准备就绪并可以运行。 我想避免…
为什么IEEE vhdl标准库不是STL？
IEEE vhdl语言参考手册只定义了有限的一组标准包。并且没有定义标准类型上的功能，例如STD_LOGIC。因此没有标准的AND2、INV组件/运算符。 看来Altera…
在 VHDL 中将数字时钟的时间模式从 12HR 更改为 24HR
大家好。 我正在用 VHDL 设计一个数字时钟，我应该在 FPGA 上综合它。我级联 S1、S2、M1、M2、H1 和 H2，其中（S1 = 第 1 秒，M1 = 第 1 分钟，H1 = …
VHDL - std_logic_vector 问题
我正在用累加器编写一个 4 位二进制加法器： library ieee use ieee.std_logic_1164.all entity binadder is port(n,clk,sh:in bit x,y:inout std_log…
VHDL - process() 何时第一次运行？
考虑：过程（a） 根据我的文字： 此时第一次进入一个进程 的模拟，此时 执行直到它因到期而自行暂停 等待语句或敏感性 列表。 我是否正确地推断，即使…
