如何在两个不同的过程中更改一个信号的值？在VHDL中
我正在尝试为不同的协议进行状态机，以将每个协议链接在一起，每个协议在VHDL中都有自己的过程。我想将“ 1”分配给一个信号，在另一个过程中，我应该…
如何在测试台上检查状态机案例
我正在为SPI奴隶和Wishbone巴士编写代码。问题在于，TestBench文件正确显示了所有信号（在TestBench中使用的信号和端口），但是当我试图在主代码中检…
VHDL如何使用“未签名”信号作为选择确切信号的计数器？
我有执行两个数字乘数的任务，现在我遇到了下一个问题： 在我的代码中，我想将Unsigned I（0至3）用作4位计数器，然后在周期中以某种方式使用i（regb…
如何修复“错误：std_ulogic类型的预期表达”？
我正在学习VHDL，我尝试用两个文件来实现“ adder_array_generic_tree”，第一个文件“ user_defined_type_pkg.vhd” contanct：and contance： libra…
vhdl -vivado -vivado模拟器检索旧文件，而不是新生成的一个
我正在Vivado 2020.2内建立一个VHDL项目， 我的工作目录位于我的OS的本地桌面上，它具有以下结构： script\ datasets\ gentestdata.py testdata\ test…
Spartan 6的初学者，语法问题
我正在编写一个使用Spartan 6用于签名数字的简单程序，但是此错误弹出了：HDL 806“近行12语法错误” library IEEE; use IEEE.STD_LOGIC_1164.ALL; us…
VHDL中的部分约束向量和数组
有什么方法可以在包装中定义别名，功能或亚型来定义受约束矢量声明周围的句法糖？ 我经常在VHDL中声明端口，为 std_logic_vector（n -1 down至0）。我…
VHDL中的8位序列到并行变速器
我在VHDL中编程了一个8位变速杆： entity 8b is port(s, clk : in std_logic; p : out std_logic_vector (7 downto 0)); end entity; architecture ar…
如何正确设计按钮计数器计数器的调试电路。按钮将用作秒表圈ROM启用圈
在开始之前，我只想说这只是设计方面。到目前为止，我的项目的这方面还没有编写任何代码。 我刚刚为秒表设计了一个计圈功能，它的功能本质上相当于一…
vhdl中的“交易和`transaction” event之间的区别
据我所知，事件是信号*转换*到某个值或从某个值开始*转换的时间。 交易是指为信号分配一个值，即使该值与之前的值相同。 我的问题是交易事件是什么？…
我如何对基本 VHDL 代码进行测试？
我是 VHDL 的初学者，我遇到过以下代码， process variable F: integer:=1; variable A: integer:=0; begin wait on E; A :=1; F :=A+5; B <= F + 1 a…
VHDL - 使用泛型添加/删除管道寄存器
假设我有两个进程 PROC_A 和 PROC_B，它们之间共享一个信号。让我写一个虚拟示例： library ieee; use ieee.std_logic_1164.all; entity example is p…
verilog int unsigned vhdl等效
我想访问 VHDL 中的 Verilog 模块。其中，Verilog 模块具有输入参数： parameter int unsigned RST_CYC = 100_000; 以下内容是否与映射的正确 VHDL 等…
