如何在VHDL中以8MHz时钟数4us？
我需要检查 4us 之前的总线活动。所以我需要算一下。时钟为8MHz。请帮助我。 下面的代码可以工作吗？ process(sync_dw_reg,data_edge) begin if(rst_n…
谁能告诉我以下 vhdl 代码有什么问题吗？
我收到错误“ERROR:Xst:827 - “C:/1553/decoder_copy/decoder.vhd”第 265 行：信号 no_words 无法合成，同步描述错误”。 process(rst_n,dword_int,…
如何解决以下 vhdl 代码中出现的错误？
错误为：“错误：Xst：528 - 信号 nfw 上的单元中的多源”。 process(rst_n,dword_int,sync_csw_reg,sync_dw_reg) begin if(rst_n='1')then noofwords…
无法推断寄存器... at ...，因为它在时钟边沿之外不保存其值
这肯定是刚接触 VHDL 的人最常见的问题，但我不明白我在这里做错了什么！这似乎符合我在正确的状态机设计中看到的所有习惯用法。我正在 Altera Quartu…
VHDL 中的索引数组
我有一个数组： type offsets_type is array (4 downto 0) of std_logic_vector (4 downto 0) signal av : offsets_type 我想这样做，本质上是： av[a…
优化 FPGA 实现的管道吞吐量的最佳实践是什么？
例如，如何充分利用重定时和/或 c-slow 来充分利用给定的管道。 通过重定时，一些模块通过将移位寄存器放在输入上（前向寄存器平衡）来获得更好的结果…
创建连接到一个多路复用器 41 和 21 的两个元件
我有一个大问题，因为我不明白如何做作业。 好吧，我必须做这样的事情： http://tomaszewicz.zpt.tele.pw.edu。 pl/files/u1/zad4.gif 我有创建 b1 的…
quartus如何将块中的四个输入转换为两个输入？
我如何将需要 4 个输入的 Bloch 实体转换为 2 个输入？ http://dl.dropbox.com/u/2879760/sample.PNG 你在这里看到我使用了三个相同的多路复用器:…
无符号逻辑、向量和加法 - 如何？
我正在创建一个应该仅使用无符号数字的程序计数器。 我有 2 个 STD_LOGIC_VECTOR 和几个 STD_LOGIC。我需要做什么才能让他们只使用未签名的吗？目前我…
如何在 Quartus II 中分配引脚
我们正在考虑将一些代码转移到 CPLD 或 FPGA 中，以提高速度。我之前曾使用过 Xilinks 及其工具套件，但出于某种原因，我们决定这次使用 Altera，所以…
VHDL 将多个 std_logic_vector 输出分组为单个 std_logic_vector
我必须通过聚合我已经设计的 8 个 4 位 ALU 来设计一个 32 位 ALU。我不明白的是如何获取 8 个 4 位信号并将它们链接到 32 位 ALU 的 32 位信号。 我…
时钟数组的 VHDL 语法（被综合接受，但不被 Active-HDL 模拟器接受）
我在一些我想重用的旧代码中遇到一些 VHDL 语法问题。它被综合工具 (Synplify) 接受，但模拟器 (Aldec Active-HDL 8.3) 给出以下错误。 （注意：此构…
