从 Verilog 到 VHDL 的 Delta-sigma DAC
下面的代码在 Verilog 中实现了 Delta-sigma DAC，来自 Xilinx 应用笔记，我想编写等效的 VHDL 代码。我对 Verilog 一无所知，而且我是 VHDL 的初学者…
将图像从 PC 读取到 FPGA 并返回
我需要从PC读取一个小图像（tif格式）到FPGA套件（ALTERA DE2-70）进行处理，然后将其写回PC。我不知道如何在 Verilog 中做到这一点？ 可以用C实现吗…
VHDL 的 TAP（测试任何协议）模块
是否有 VHDL 的 TAP（测试任何协议）实现？那就太好了，因为这样我就可以使用证明来自动检查我的结果。还有一些很好的格式化 swuites，例如 smolder …
Quartus 中的 RTL 查看器中如何显示变量？
Quartus 的 RTL 查看器中如何描述变量。我打开 RTL 查看器，它没有显示任何变量寄存器。 例如： variable op_code : std_logic_vector(7 downto 0) RT…
VHDL 中的通用移位算术
我正在设计通用移位算术运算符。 除了按照下面介绍的方式使用 32 位多路复用器（解码器）之外，还有更好的方法来实现它吗？ ENTITY isra IS PORT ( cl…
添加“1”到 VHDL 中的 LOGIC_VECTOR
我正在尝试将“1”添加到 VHDL 中的 N 长度 STD_LOGIC_VECTOR 这是我第一次使用 VHDL，所以我完全不确定如何在不构建全加器的情况下添加这个 1，这似…
读取 OUT 端口以进行调试
我有一个 FIFO，它有一个看起来像这样的接口： entity fifo is port ( CLK : IN std_logic := '0' DIN : IN std_logic_vector(31 DOWNTO 0) ALMOST_EM…
信号_IBUF>不完整
我正在尝试编写一个 VHDL 模块，但我遇到了一些输入问题，这是我的代码： library IEEE use IEEE.STD_LOGIC_1164.ALL --use ieee.std_logic_arith.all…
添加 std_logic_vectors 时出错
我想要一个添加两个 std_logic_vector 的简单模块。但是，当使用代码时 下面的 + 运算符不会合成。 library IEEE use IEEE.std_logic_1164.all use IE…
将 Altera M9K 的内容重置为 0（上电值）
你好， 我正在开发 Stratix III FPGA，它包含 M9K 块存储器，其内容在上电时可以方便地初始化为零。这非常适合我的应用。 有没有一种方法可以将内容重…
