如何在 Verilog 中实现可综合的 DPLL？
有没有直接的方法可以在可综合的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被综合。我希望锁定的信号约为系统时钟频率的 0.1-1%。我正在使用…
将 Altera M9K 的内容重置为 0（上电值）
你好， 我正在开发 Stratix III FPGA，它包含 M9K 块存储器，其内容在上电时可以方便地初始化为零。这非常适合我的应用。 有没有一种方法可以将内容重…
状态到 std_logic
我已将我的状态定义如下： type state_type is (s0, s1, s2, s3); signal state : state_type; 现在我想使用此状态信息来形成另一个信号 signal data …
24khz 的声音 (ADC) 读数是多少？
在不使用外部 ADC 转换器（仅从音频插孔光学获取电压平衡输入）的情况下，可以通过普通 FPGA（Xilinx Spartan 3 等等）进行多少高保真（128K 44kH）“…
通过Java发送UDP数据包
我正在尝试通过笔记本电脑的以太网电缆将 UDP 数据包从我的 PC 发送到 FPGA。我一直在使用Java的DatagramPacket和DatagramSocket来发送UDP数据包。但…
从 FPGA 板导入代码 (Spartan 3E)
有没有办法从已经编程的 FPGA 板导入代码，在本例中，它是 Spartan 3E 板。也就是说，verilog代码已经上传到其中，所以我希望有一种方法可以在计算机…
用于从 FPGA 接收 UDP 包的 Python 套接字
我正在尝试用 python 读取 UDP 包，这些包是从 FPGA 发送的。我在wireshark中看到了这些包，它们看起来不错。然而，当我使用这个简单的脚本时，Python…
寻找微型可编程 FPGA +机器
我正在寻找 FPGA + 机器。 它应该是入门级定价（例如不超过 200 美元）。 编辑：我想制作一个 ASM 图表并对 FPGA 进行编程，使其按照我在图表中指定的…
您是否应该删除 Verilog 或 VHDL 设计中的所有警告？为什么或为什么不呢？
在（常规）软件中，我曾在使用 gcc 选项 -Wall 来显示所有警告的公司工作。然后他们需要被处理。对于 Verilog 或 VHDL 中的重要 FPGA/ASIC 设计，通常…
Verilog 代码在 FPGA 上进行模拟但未按预期运行
我对我的代码进行了行为模拟，效果非常好。结果正如预测的那样。当我综合代码并将其上传到 spartan 3e FPGA 并尝试使用 Chipscope 进行分析时，结果与…
