在没有启用 DDR 选项的情况下，Eth 可以与 Kintex US 一起使用吗？
我有一个自定义板，我正在尝试使用来自 Microblaze master 的 Eth（不支持 DDR）来测试 ping 测试。 从技术上讲，为了检查这个选项是否确实存在，我使…
Intel Questas_fse/Quartus II 中的仿真波形不更新输出
我正在尝试运行 Quartus II ( Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）在 Linux Pop OS 21.10 上。 我无法从仿真波形编辑…
Iceprog - 无法使用 Alchitry CU 找到 iCE FTDI USB 设备
我正在尝试在 Windows 上使用iceprog 将我的构建代码上传到我的 alchitry-CU FPGA 板抛出的 apio。 apio upload 然后执行 iceprog -d i:0x0403:0x6010…
如何在 MAX10 上仅使用一个 ADC 通道
我有一个 ADC 核心 component adc_qsys is port ( adc_1_command_valid : in std_logic := '0'; adc_1_command_channel : in std_logic_vector(4 down…
FPGA 时序收敛：如何约束 2 个时钟之间的路径或如何强制保留路径？
在 Lattice Verilog FPGA 设计中，我有两个 PLL 生成的时钟，频率相同，均为 125MHz (8ns)，但第二个时钟与第一个时钟相差 90°： wire clk; wire clk9…
您可以使用类 C 语言对 FPGA 进行编程吗？
Closed. This question is seeking recommendations for software libraries, tutorials, tools, books, or other off-site resources. It does not …
如何在xilinx中从原理图生成vhdl代码
我想知道是否可以从 xilinx 中的原理图生成 vhdl 代码。我知道反过来也是可行的。我希望完成此操作，因为我很好奇在完成 mips R2000 的数据路径后代码…
如何使用 Verilog 和 FPGA 计算一系列组合电路的传播延迟？
我是 FPGA 和 HDL 的新手，但我正在尝试学习，但无法弄清楚这一点。如何通过多个级别的组合逻辑来计算或估计传播延迟。我只能凭经验确定这一点还是可…
如何在activeHDL中使用xilinx宏？
我有用于 uart 的 xilinx 宏（.edn 文件），但我不知道如何在 activehdl 中使用 当我模拟宏时给出未初始化的输出？那么如果有人可以帮助我正确使用宏…
