添加 std_logic_vectors 时出错
我想要一个添加两个 std_logic_vector 的简单模块。但是，当使用代码时 下面的 + 运算符不会合成。 library IEEE; use IEEE.std_logic_1164.all; use …
寻找IP模块的库声明
我想在自己的设计中使用 ICAP 控制器的 Xilinx 硬件模块。 该模块使用以下库： library hwicap_v5_00_a; use hwicap_v5_00_a.all; 我在目录及其子目录…
如何在 Verilog 中实现可综合的 DPLL？
有没有直接的方法可以在可综合的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被综合。我希望锁定的信号约为系统时钟频率的 0.1-1%。我正在使用…
将 Altera M9K 的内容重置为 0（上电值）
你好， 我正在开发 Stratix III FPGA，它包含 M9K 块存储器，其内容在上电时可以方便地初始化为零。这非常适合我的应用。 有没有一种方法可以将内容重…
状态到 std_logic
我已将我的状态定义如下： type state_type is (s0, s1, s2, s3); signal state : state_type; 现在我想使用此状态信息来形成另一个信号 signal data …
24khz 的声音 (ADC) 读数是多少？
在不使用外部 ADC 转换器（仅从音频插孔光学获取电压平衡输入）的情况下，可以通过普通 FPGA（Xilinx Spartan 3 等等）进行多少高保真（128K 44kH）“…
通过Java发送UDP数据包
我正在尝试通过笔记本电脑的以太网电缆将 UDP 数据包从我的 PC 发送到 FPGA。我一直在使用Java的DatagramPacket和DatagramSocket来发送UDP数据包。但…
从 FPGA 板导入代码 (Spartan 3E)
有没有办法从已经编程的 FPGA 板导入代码，在本例中，它是 Spartan 3E 板。也就是说，verilog代码已经上传到其中，所以我希望有一种方法可以在计算机…
用于从 FPGA 接收 UDP 包的 Python 套接字
我正在尝试用 python 读取 UDP 包，这些包是从 FPGA 发送的。我在wireshark中看到了这些包，它们看起来不错。然而，当我使用这个简单的脚本时，Python…
