Verilog/Systemverilog：将一个未包装阵列的切片传递给模块
我正在使用具有Quartus Prime的De10-Nano来尝试实现以下内容。 我有两个模块： module1 和 module2 。 module1 声明 ram 像这样： reg [15:0] RAM[0:2…
如何在两个不同的过程中更改一个信号的值？在VHDL中
我正在尝试为不同的协议进行状态机，以将每个协议链接在一起，每个协议在VHDL中都有自己的过程。我想将“ 1”分配给一个信号，在另一个过程中，我应该…
降低我在Vivado电路的时钟频率
时，我的电路具有这样的 module control(input clk, output out); reg [63:0] r0 = 1, r1 = 2, r2 = 3, r3 = 4, r4 = 5; always @ (posedge clk) begi…
从按钮中保留输入以进行进一步的时钟周期（Verilog FPGA）
在我当前的FPGA Verilog项目中，我需要在FPGA板上使用按钮，并使其在按下按钮后，即使在释放按钮后，输入仍保留1直到满足特定条件。 但是，我正在努力…
如何使用C中的DE10标准板中使用音频输出？
我只想在变量设置为 true 时播放简单的音调，我找不到任何使用 c 的示例。 任何帮助将不胜感激。 我知道它的广泛性，但那是因为使用 c 的任何方式都应…
如何正确设计按钮计数器计数器的调试电路。按钮将用作秒表圈ROM启用圈
在开始之前，我只想说这只是设计方面。到目前为止，我的项目的这方面还没有编写任何代码。 我刚刚为秒表设计了一个计圈功能，它的功能本质上相当于一…
如何计算特定尺寸的内存
我想设计一个4kb的内存。 存储器的大小等于 2^m 个字或 2^m*n 个位，m 为地址线，n 为数据线。 在verilog中我们可以写 reg [WordSize-1:0] Mem [0:Add…
Modelsim仿真时间周期似乎与test_bench不同
我有一个测试台，该测试台在顶部说明： 'timescale 1 ns/ 1 ps 一个时钟定义为： testbench中的代码 always begin #5 sys_clk = ~sys_clk; #20 clk_in…
OpenCL FPGA：内核 未并行执行同一内核的 2 个副本。除此之外，他们之间还有空闲时间
我的目标是将2-4K数据点的FFT一起完成。因此，我从相同的内核制作了2个内核对象，并立即重现任务，即没有任何缓冲区读写或之间的任何回调。我发现那不…
从 FPGA 上的 OpenCL FFT 内核获取 nan 值
我试图通过自己为Intel FPGA编写Host程序来使用Intel的FFT1D内核。可以找到英特尔 FFT1d 的链接 这里 我还在下面给出了我的主机程序，其中，我保存了…
用于使用 openCV 的 vivado HLS 或 SDsoc
我想在FPGA上通过openCV进行图像处理。但我不知道我应该使用SDsoc方法还是vivadoHLS方法。我要处理的图像尺寸很大，我想通过并行处理来解决问题。 SDs…
