如何在Zynq 7000的PS中配置I2C控制器作为Linux的从属
我正在使用带有Zynq 7000的ZED板。最终目标是将Zynq7000物理PS中的I2C-0控制器充当I2C从设备。 我正在使用yocto/bitbake为设备生成Linux图像。到目前…
如何在Petalinux中禁用自动参与过程？
我需要在Petalinux 2019.2中禁用启动序列上的自动参数阶段。对此有任何想法吗？如您所知，自动参数阶段是通过启动序列自动启动的，如果有网络专用设备…
在二进制中实施将8位数除以3（11）的硬件
我想创建一个示意图，该示意图将任何8位编号除以3，以防万一很重要。 例如，硬件采用两个输入（111101）和（11），并返回两个数字的划分，即010100。 …
如何在不将其添加到灵敏度列表的情况下更改寄存器值？
module main(input A, B, C,button,clk100mhz,output [7:0]seg,[7:0]an); reg [3:0] D0; reg [3:0] D1; reg [3:0] D2; reg [7:0] Y; DISP7SEG m1 (clk…
您如何下载Nexys视频A7 FPGA的程序？
除了使用Altera培训板在本科生的课程外，我是FPGA世界的新手，但是最近我被分配了与Xilinx Nexys Video A7 FPGA进行一些工作。由于该项目涉及更新固件…
如何在Petalinux中访问XDMA BAR0？
我使用运行Petalinux的Zynq处理器有一个块设计和硬件配置。此外，我的XDMA IP配置为存储器映射端点。我已经在PCI栏选项卡中配置了BAR0和BAR2。 我正在…
无法在SDK 2019.1上编译申请项目
我在Vivado 2019.1上制作了HW Design，并基于.HDF文件在SDK 2019.1上构建了应用程序项目。 （我的设计由Microblaze MC组成） 我也有2个静态库。 当我…
为什么在 zynq 中调用使用 xuartps.h 编写的函数以正常模式向 uart 发送数据时，putty 上会出现重叠输出？
我正在尝试通过函数（驱动程序 xuartps.h）使用 uart 将数据从 zynq soc 7000 板发送到 PC。在主程序中，代码可以工作，但从函数调用它，putty 的输出…
Petalinux 2021.1 无法识别 ZCU106 的机器名称
我正在尝试为 ZCU106 开发板创建和配置 Petalinux 项目。项目创建成功。一般配置也不会提示任何警告。但是，当我运行内核配置时，它提示错误，指出我…
解析错误：意外的 WHEN，期望分号
我正在尝试在 VHDL 中实现此 when else 语句，但由于某种原因，我收到此错误： Line 48. parse error, unexpected WHEN, expecting SEMICOLON 第 48 …
无法访问 Xilinix SDK 2019.1 应用模板
标题解释了大部分内容。当我在 Xilinx SDK 2019.1 中创建新的应用程序项目并进入模板窗口时，唯一可用的两个选项是“空应用程序”和“Opencv 示例应用…
vitis hls 2020.2 预合成失败，但没有提示任何错误。如何找出错误原因并修复它？
#define READ_COL 4 void read_data(kern_colmeta *colmeta , int ncols , HeapTupleHeaderData *htup , cl_char tup_dclass[READ_COL] , cl_long tup…
如何在xilinx中从原理图生成vhdl代码
我想知道是否可以从 xilinx 中的原理图生成 vhdl 代码。我知道反过来也是可行的。我希望完成此操作，因为我很好奇在完成 mips R2000 的数据路径后代码…
Xilinx 影响 USB jtag 13.4 在 Fedora 中崩溃
大家好，我是 Linux 和 Xilinx FPGA 的新手，但我正在尝试全力以赴。 我正在尝试在 Fedora 上运行 Xilinx webpack。我遇到的问题是当我使用 iMPACT 时…
vhdl 中的屏幕缓冲区导致合成期间崩溃
我目前正在尝试在 VHDL 中创建屏幕缓冲区（对于通过 VGA 发送视频数据的设备）。我正在使用 Xilinx ISE 13.1，并且我是 VHDL 的初学者。 我的想法是创…
