从 Verilog 到 VHDL 的 Delta-sigma DAC
下面的代码在 Verilog 中实现了 Delta-sigma DAC，来自 Xilinx 应用笔记，我想编写等效的 VHDL 代码。我对 Verilog 一无所知，而且我是 VHDL 的初学者…
将图像从 PC 读取到 FPGA 并返回
我需要从PC读取一个小图像（tif格式）到FPGA套件（ALTERA DE2-70）进行处理，然后将其写回PC。我不知道如何在 Verilog 中做到这一点？ 可以用C实现吗…
$readmem 可以在 Verilog 中综合吗？
我正在尝试在 FPGA 上实现微控制器，我需要为其程序提供一个 ROM。如果我使用 $readmemb，它会被正确合成到 ROM 中吗？如果不是，执行此操作的标准方…
Verilog 中的 DWT（FPGA 实现）
谁能告诉我如何为图像的 DWT 编写 verilog 代码并下载到 fpga 中。 实际上我的项目是编写一个verilog代码来执行医学图像的离散小波变换，任何人都可以…
Verilog 到 GDSII 编译器（开源）
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如何在 Verilog 中对数字进行符号扩展
我正在 Verilog 中为我为计算机体系结构创建的处理器开发一个简单的符号扩展器。 这是我到目前为止所得到的：[编辑：稍微更改了选择语句] `timescale …
verilog 中的 ascii-hex 转换
我正在寻找一个 Verilog 函数来将我的 ASCII 输入字符串转换为十六进制输出。我不确定是否可以用 C 语言完成并与 Verilog 结合使用。到目前为止，我能…
如何在 Verilog 中实现可综合的 DPLL？
有没有直接的方法可以在可综合的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被综合。我希望锁定的信号约为系统时钟频率的 0.1-1%。我正在使用…
在 Verilog 中将整数分配给 reg
我对这个 Verilog 代码有疑问。基本上，它不会让我执行 Y = 3'di 语句。基本上，我希望 Y 等于 i。我很确定问题出在 i 上。那么，有没有办法在 Verilo…
将 Altera M9K 的内容重置为 0（上电值）
你好， 我正在开发 Stratix III FPGA，它包含 M9K 块存储器，其内容在上电时可以方便地初始化为零。这非常适合我的应用。 有没有一种方法可以将内容重…
