Verilog 到 GDSII 编译器（开源）
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如何在 Verilog 中对数字进行符号扩展
我正在 Verilog 中为我为计算机体系结构创建的处理器开发一个简单的符号扩展器。 这是我到目前为止所得到的：[编辑：稍微更改了选择语句] `timescale …
verilog 中的 ascii-hex 转换
我正在寻找一个 Verilog 函数来将我的 ASCII 输入字符串转换为十六进制输出。我不确定是否可以用 C 语言完成并与 Verilog 结合使用。到目前为止，我能…
如何在 Verilog 中实现可综合的 DPLL？
有没有直接的方法可以在可综合的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被综合。我希望锁定的信号约为系统时钟频率的 0.1-1%。我正在使用…
在 Verilog 中将整数分配给 reg
我对这个 Verilog 代码有疑问。基本上，它不会让我执行 Y = 3'di 语句。基本上，我希望 Y 等于 i。我很确定问题出在 i 上。那么，有没有办法在 Verilo…
将 Altera M9K 的内容重置为 0（上电值）
你好， 我正在开发 Stratix III FPGA，它包含 M9K 块存储器，其内容在上电时可以方便地初始化为零。这非常适合我的应用。 有没有一种方法可以将内容重…
处理 SystemVerilog 包中的参数化
SystemVerilog 添加了包来为常见代码段（函数、类型、常量等）提供命名空间。但由于包没有实例化，因此无法参数化，因此处理参数化成员是有问题的。在…
Xilinx 10.1 中的 DCM
如何在 DCM 中生成不同的时钟？假设我想要使用 xilinx 10.1 中的单个数字时钟管理器 IP 核同时使用 20mhz、24mhz、28mhz、32mhz 时钟。…
如何在 Verilog Pro 中编写基本触发器？
我尝试在 Verilog Pro 中使用 NAND 门编写基本触发器，但我得到的波形不正确。请看看有什么问题。 //design module module rstt(s,r,q,qbar) input r,…
从 FPGA 板导入代码 (Spartan 3E)
有没有办法从已经编程的 FPGA 板导入代码，在本例中，它是 Spartan 3E 板。也就是说，verilog代码已经上传到其中，所以我希望有一种方法可以在计算机…
Verilog 中的复杂浮点时序逻辑
我正在尝试用 Verilog/SystemVerilog 编写一个可综合的 3D 光栅器。现在的光栅化器并不是真正的 3D 光栅化器：它只接收用于顶点位置的 6 个 32 位浮点…
