Xilinx Simulink 中信号的正弦
我正在实现 DQPSK 调制器和解调器。我想在 Simulink 中计算 exp(1j*Phase) 。 我怎样才能实现这样的模型？ 以下是模型中用于计算相位的部分： 顺便说…
Verilog 中 == 和 === 有什么区别？
之间有什么区别： if (dataoutput[7:0] == 8'bx) begin 和 if (dataoutput[7:0] === 8'bx) begin 执行 dataoutput = 52'bx 后，第二个给出 1，但第一…
在做工作之前等待 posege clk？ - 如何
module DoorControl( clk, data, open,addressOftheMemory, outp ); localparam Size_ofTheWord = 32; input open; input [16:0] addressOftheMemory;…
如何在verilog中使用const
使用而不是 module ... ( .. ) ; #15 endmodule 我想要 module ... ( ... ) ; // GateDelay is a const, like in c language const int GateDelay…
优化 FPGA 实现的管道吞吐量的最佳实践是什么？
例如，如何充分利用重定时和/或 c-slow 来充分利用给定的管道。 通过重定时，一些模块通过将移位寄存器放在输入上（前向寄存器平衡）来获得更好的结果…
使用 Verilog 查找数字数组中的最小值以实现优先级队列
我对 Verilog 很陌生，但我有一个 16 个元素的数组（每个元素长 16 位），我希望找到数组中的最小条目，返回最小值，然后重新排列中的所有条目位于最…
verilog 赋值编译器错误
我有一个基本的编译器错误，我无法弄清楚。 代码： module (input [127:0] in1, input [2:0] en); real a1; if(en==3'b001) begin a1=$bitstoreal(in1…
verilog 中的日志值
谁能告诉我如何计算设计文件中参数的对数值？ 我遇到这样的情况，我有一个像这样的循环的生成： parameter N=8; genvar i,m; generate for(m=1;m
如何在Xilinx中从verilog源生成原理图文件
我正在做的事情是， 我开始使用 Xilinx ISE 设计套件，并用 verilog 编写简单的算术逻辑单元。使用 verilog 被测单元为 ISim 创建输入和输出信号，我…
生成语句：verilog
我需要在生成语句中声明一个寄存器来存储一些临时值， 以便在实例化中使用。 我的 generate for(i=0; i< N; i=i+1) begin: i_loop Inst_file u(S1(i),…
Verilog 中的 FSM 状态变化
我看到以下用于在 Verilog 模块中进行状态更改： state <= 2'b10; state <= #1 IDLE; 为什么使用 <=而不仅仅是=？使用#1 的目的是什么？有什么区别吗…
如何修复移位运算符语法错误？
我正在尝试编译我的代码，但在使用算术右移运算符时出现错误：>>>。这是代码： if (from_id_hmic[117:115]==3'b011) begin reg_stat[rt[0]]>>>1'b1; e…
Verilog“如果”使用变量的语句
我在 genvar 中有以下 verilog 代码，尽管变量“j”不是 genvar 变量。当我检查语法（使用 Xilinx）时，我在“if”语句行上收到错误“生成 if 语句中…
