如何检测verilog中的溢出？
所以我的目标是在添加两个 64 位变量 A 和 B 时检测溢出。我尝试了一些方法但没有成功。起初我做了： if ((A[63])== B[63]==1) Overflow=1; 那不起作…
为什么我不断收到此“语法错误二进制基本错误”？在 EDA 游乐场？
我尝试了几种方法，但在 EDA 游乐场中不断收到此错误。我该如何修复它？我正在尝试实现一个系统来进行加法、减法等操作，并获取 ADDS 和 SUBS 的标志…
不同的结构元素“由连续和过程性赋值写入”。
为什么我得到： # ** Error (suppressible): testbench.sv(27): (vopt-12003) Variable 'ar[0].subar[0]' written by continuous and procedural assi…
使用非阻塞赋值进行顺序执行（不是顺序逻辑）
我正在研究 Verilog 设计，在 FSM 中使用 SRAM。由于我想制造 IC，所以我需要稍后对其进行合成。我的问题是，我有一个使用 reg 寄存器的完整工作代码…
理解带有两个时钟的 Verilog 代码
我对 Verilog 还很陌生 我用它来验证模拟程序中的一些代码。 现在我正在努力是否有一个verilog代码片段，因为模拟程序使用2个时钟（一个系统时钟和一…
在某些线路上通过高阻抗的完整总线 VS 通过部分总线
这些代码是否相同（就功能和门数量而言）？ module Test1( input enable, output [1:0] bus ); assign bus[1:0] = (enable) ? 2'b0 : 2'bZ; endmodule…
如何在 emacs 中使用 exuberant ctags 时指定和使用 verilog 语言的头文件
我最近开始使用丰富的 ctags 和 emacs 来实现 verilog 和 emacs。系统verilog编码和代码浏览。我目前使用命令生成标签 ctags -e -R --tag-relative=ye…
实时或时钟周期的门和开关延迟语句？
我一直在阅读不错的教程并且对第 55-56 页上的内容有一个简短的问题。我只需拖放下面的文本： Gate and Switch delays In real circuits, logic gates…
Verilog，我可以为always块内的多个位分配一个位值吗
下面是代码： always @ (C[n-1]) begin C[2*n-1:n]=C[n-1]; end 这可能吗？如果没有，我该怎么办？基本上它正在执行符号扩展。…
术语“Verilog Synthesis”是什么意思？意思是？
Closed. This question is off-topic. It is not currently accepting answers. 想要改进此问题吗？更新问题，使其关于- Stack Overflow 的主题。 12…
如何在另一个模块中使用模块？
我正在尝试设计一个简单的 8 位 2 的补码器。这是我的代码： twos_complement_of_8bits.v //`include "complementor.v" module twos_complement_of_8b…
如何编写正则表达式来匹配 Verilog 文件中的模块实例化？
我正在开发一个项目，通过使用 perl 脚本语言来促进 verilog 编程。现在我想编写一个脚本来扫描顶级verilog文件，然后生成模块的层次结构列表，这表明…
verilog中哪种数据类型相当于“变量”？在 VHDL 中？
如何为以下 VHDL 代码编写等效的 verilog 代码？ 我在 VHDL 代码后面展示了我的 verilog 代码。 verilog代码确实可以编译，但aux在整个仿真过程中无效…
