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将图像从 PC 读取到 FPGA 并返回

我需要从PC读取一个小图像(tif格式)到FPGA套件(ALTERA DE2-70)进行处理,然后将其写回PC。我不知道如何在 Verilog 中做到这一点? 可以用C实现吗…

尾戒 2024-10-08 17:21:57 0 0

Verilog 中的 BCD 加法器

我正在尝试用 Verilog 编写 BCD 加法器,但其中一个模块遇到问题。具体来说,加法器将两个 BCD 数字相加。所以,如果两位数之和小于或等于九,那么它…

江挽川 2024-10-02 23:30:01 2 0

保留端口宽度

我试图在其他设计中重复使用网表,但没有成功。 我有一个转换为网表的组件: entity c is port (... sel : in std_logic_vector(31 downto 0) ... ) …

夜司空 2024-10-02 16:07:12 2 0

VHDL 中的通用移位算术

我正在设计通用移位算术运算符。 除了按照下面介绍的方式使用 32 位多路复用器(解码器)之外,还有更好的方法来实现它吗? ENTITY isra IS PORT ( cl…

打小就很酷 2024-10-02 11:21:57 0 0

Verilog 代码在 FPGA 上进行模拟但未按预期运行

我对我的代码进行了行为模拟,效果非常好。结果正如预测的那样。当我综合代码并将其上传到 spartan 3e FPGA 并尝试使用 Chipscope 进行分析时,结果与…

鹤舞 2024-08-24 18:34:23 12 0

如何在“Nand to Tetris”中设置 ALU 的输出标志 课程?

虽然我给这个作业贴了标签,但它实际上是我自己免费做的一门课程。 不管怎样,这门课程叫做“从 Nand 到俄罗斯方块”,我希望这里有人看过或参加过这…

弄潮 2024-07-13 14:55:39 10 0

可以用VHDL完成动态可插拔模块吗?

在c(嵌入式)中,可以通过定义函数指针表和模块可以加载的地址范围来实现插件。 这需要链接器指令来分配空间并定义函数表的位置。 HDL/VHDL 或 Veril…

垂暮老矣 2024-07-09 20:59:07 7 0

如何在verilog中将数字转换为二进制补码?

我正在尝试用 verilog 设计一个 4 位加法器减法器。 这只是我用 verilog 编写的第二件事,而且我还不知道所有正确的语法。 这是我迄今为止拥有的模块…

傲影 2024-07-07 17:57:24 8 0
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真是无聊啊

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