BOTSTREAM加密
我有一个与使用efuse选项相关的问题。如果我的FPGA具有存储在efuse中的Bitstream加密密钥，那么Vivado在生成新的加密bitstream时如何知道加密密钥？ V…
麻烦理解凿子中的陈述顺序
这是一个简单的模块，其中包含一个倒数计数器： import chisel3.util.{Valid, DeqIO} class Input(WIDTH : Int) extends Bundle { val x = UInt(WIDTH…
HDL生成MATLAB HDL编码器与Xilinx Vitis HLS之间的比较
我们正在考虑一个新项目的方法。我们的目标是开发图像处理算法并在FPGA上实现。 MATLAB HDL编码器将MATLAB代码转换为HDL代码，而Xilinx Vitis HLS将C/…
如何将Modport接口连接到最初使用Modport声明的模块
我有一个最初像这样写的模块： module design_name #( parameter AWIDTH = 32, parameter DWIDTH = 32, ... ) ( input wire clk, input wire rst, inp…
系统Verilog中是否有一个函数可以返回数组的最重要位数
IAM试图在数组中获取有效钻头的数量 例如： 如果我有一个包含这些位序列的数组： 0000_0101 阵列的尺寸为8，我只想获得最重要的位数的方法，在这种情…
模拟过程中的FIR低通滤波器模块误差
这是一个使用Kogge Stone Adder添加的Fir Lowpass滤波器模块。当使用Kogge Stone Adder电路时，似乎会发生误差。 如果删除了Kogge Stone Adder部分，…
我在Verilog中写了此代码，没有错误消息，但是它没有工作
这是模块： module test (output reg [7:0] Q_out, input [2:0] data_in); always begin case (data_in) 3'b000: Q_out = 8'b10000000; 3'b001: Q_out…
Spartan 6的初学者，语法问题
我正在编写一个使用Spartan 6用于签名数字的简单程序，但是此错误弹出了：HDL 806“近行12语法错误” library IEEE; use IEEE.STD_LOGIC_1164.ALL; us…
Modelsim仿真时间周期似乎与test_bench不同
我有一个测试台，该测试台在顶部说明： 'timescale 1 ns/ 1 ps 一个时钟定义为： testbench中的代码 always begin #5 sys_clk = ~sys_clk; #20 clk_in…
使用非阻塞赋值进行顺序执行（不是顺序逻辑）
我正在研究 Verilog 设计，在 FSM 中使用 SRAM。由于我想制造 IC，所以我需要稍后对其进行合成。我的问题是，我有一个使用 reg 寄存器的完整工作代码…
是否有“信号”？暗示δ VHDL 延迟？
你好，我想知道信号声明在 VHDL 中是如何工作的。由于它是内部信号，这是否意味着延迟？信号有内部存储器吗？ 示例： Architecture SD_BEH of SD is s…
