BOTSTREAM加密
我有一个与使用efuse选项相关的问题。如果我的FPGA具有存储在efuse中的Bitstream加密密钥，那么Vivado在生成新的加密bitstream时如何知道加密密钥？ V…
用Vivado TCL处理实施错误
我有几个实现（每个实现策略不同），并且我会在Vivado中使用以下脚本自动运行它们： reset_run synth_1 launch_runs synth_1 -jobs 16 wait_on_runs s…
如何将Modport接口连接到最初使用Modport声明的模块
我有一个最初像这样写的模块： module design_name #( parameter AWIDTH = 32, parameter DWIDTH = 32, ... ) ( input wire clk, input wire rst, inp…
为什么Vivado HLS将此AP_Memory接口拆分？
因此，我有以下代码： int post_quantum_kem_encr( unsigned char m[32], unsigned char pk[800], unsigned char coin[32], unsigned char c[736]) { …
是否可以查看Vivado是否推断了阻滞剂？
我有以下代码： module cw305_reg_aes #( parameter pADDR_WIDTH = 21, parameter pBYTECNT_SIZE = 14, parameter pPK_WIDTH = 800 // 800 * 8 )( inp…
模拟过程中的FIR低通滤波器模块误差
这是一个使用Kogge Stone Adder添加的Fir Lowpass滤波器模块。当使用Kogge Stone Adder电路时，似乎会发生误差。 如果删除了Kogge Stone Adder部分，…
我不理解Vivado错误：IO位置是不可行的
我有以下Vivado错误，我不明白： [位置30-58] IO放置是不可行的。未找到的终端（1）的数量大于可用站点的数量（0）。 以下是带有可用引脚的银行： IO…
如何控制Vivado的设计中启用？
我在 vivado 中有两个IP如您在图像中所见。 如果我是从随机器发送 256位作为消息位作为 256位作为CRC输出作为消息位的输出，则在256个消息位传递后出…
如何修复“错误：std_ulogic类型的预期表达”？
我正在学习VHDL，我尝试用两个文件来实现“ adder_array_generic_tree”，第一个文件“ user_defined_type_pkg.vhd” contanct：and contance： libra…
vhdl -vivado -vivado模拟器检索旧文件，而不是新生成的一个
我正在Vivado 2020.2内建立一个VHDL项目， 我的工作目录位于我的OS的本地桌面上，它具有以下结构： script\ datasets\ gentestdata.py testdata\ test…
降低我在Vivado电路的时钟频率
时，我的电路具有这样的 module control(input clk, output out); reg [63:0] r0 = 1, r1 = 2, r2 = 3, r3 = 4, r4 = 5; always @ (posedge clk) begi…
