UVM 详细程度覆盖
有没有办法覆盖任何已给出的详细程度开关并强制 UVM 中的详细程度为不同的值？ +uvm_set_verbosity=*abc*,_ALL_,UVM_FULL,run +uvm_set_verbosity=*ae…
从 SV 约束的动态范围中选取随机地址的方法
我需要从 Systemverilog 中的一组预定义范围中选择随机地址， program test; int unsigned q[$], rSz; typedef struct { int unsigned from, till; } …
为什么在接口中使用端口？
SystemVerilog LRM (IEEE 1800-2017) 对接口中的端口进行了如下描述： 简单接口的一个限制是接口中声明的网络和变量仅用于连接到具有相同网络和变量的…
Systemverilog DPI 中的实际参数和形式参数有什么区别？
在 SystemVerilog 设计中，我使用带有 C 程序函数的 DPI-C。在对这两个文件运行模拟时，出现错误： “DPI 开放阵列不支持实际类型”。 我想知道在 DPI…
(VERI-1322) 分配模式的前缀必须是数据类型
这是我的代码的片段； always_ff @(posedge clk) begin : output_assigment // left side should only be "_q" if(reset_n == 1'b0 || clear == 1'b1)…
逻辑（二维）信号的算术右移
我正在尝试对信号 in 进行右移算术（保留符号）。 当我将值 in[0] 设置为 16'hbb00 时，我预计 in_sign_extend[0] 为 16'hf760 符号右移后。但是，我…
SystemVerilog 中的 $sformatf 未在标准输出上打印超链接
此 SystemVerilog 代码的输出应在 stdout 上打印未出现的超链接，但它正在捕获文件中的这些超链接。 module top; string res="some string"; string i…
将值 0 写入二进制文件
我正在从 SystemVerilog 模拟环境生成一个二进制文件。目前，我正在执行以下操作： module main; byte arr[] = {0,32, 65, 66, 67}; initial begin in…
什么机制阻止 System Verilog 线程同时获取信号量？
我很有可能误解了某些东西。由于 System Verilog 是一种事件驱动的并行语言（就验证而言），因此我很难理解底层架构。主要我想知道是什么阻止两个线程…
如何在 systemverilog 中生成随机单精度浮点数？
我正在尝试使用通用验证方法验证浮点乘法器的行为，但遇到问题。 问题是当我想生成单精度浮点数时。基本上，这不可能直接实现，我决定生成两个随机 32…
不同的结构元素“由连续和过程性赋值写入”。
为什么我得到： # ** Error (suppressible): testbench.sv(27): (vopt-12003) Variable 'ar[0].subar[0]' written by continuous and procedural assi…
uvm_component 构造函数中的父参数
我希望 my_child 在以下代码中从 my_parent 继承 say_hello 函数，但事实并非如此。 有人可以向我解释一下 parent 参数到底是什么吗？ class my_paren…
模块端口列表中的系统verilog接口
我希望将系统 verilog 接口放在具有不同 modport 的单独文件中。 该接口必须由其他文件中的 sv 模块使用。 就像包可以导入到模块文件中一样，对于接口…
