我在Verilog中写了此代码，没有错误消息，但是它没有工作
这是模块： module test (output reg [7:0] Q_out, input [2:0] data_in); always begin case (data_in) 3'b000: Q_out = 8'b10000000; 3'b001: Q_out…
在ewlance_ff @中交换2个参数
我的代码有问题。 如果语句为true，我正在尝试以同一时钟之间的时钟交换Xspeed和Yspeed。 我会遇到错误： 无法解析净的多个恒定驱动器 ， module_name…
我认为这是一个错误。无法从 Ubuntu 上的 Quartus 调用 ModelSim
我在 Ubuntu 20.04 上安装了 Quartus Prime Lite 21.1，并且工作正常。 我也有 ModelSim 20.1.1，它工作正常 我已经在 Quartus Prime 上放置了 Model…
Intel Questas_fse/Quartus II 中的仿真波形不更新输出
我正在尝试运行 Quartus II ( Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）在 Linux Pop OS 21.10 上。 我无法从仿真波形编辑…
如何在 MAX10 上仅使用一个 ADC 通道
我有一个 ADC 核心 component adc_qsys is port ( adc_1_command_valid : in std_logic := '0'; adc_1_command_channel : in std_logic_vector(4 down…
如何在 Quartus II 中分配引脚
我们正在考虑将一些代码转移到 CPLD 或 FPGA 中，以提高速度。我之前曾使用过 Xilinks 及其工具套件，但出于某种原因，我们决定这次使用 Altera，所以…
Quartus 中的 RTL 查看器中如何显示变量？
Quartus 的 RTL 查看器中如何描述变量。我打开 RTL 查看器，它没有显示任何变量寄存器。 例如： variable op_code : std_logic_vector(7 downto 0); R…
- 共 1 页
- 1
