如何减少逻辑元件的数量
我正在尝试减少 vhdl 代码中逻辑元素的数量。我正在使用 quartus II 对 Altera DE2 FPGA 进行编程。有人可以就我如何做到这一点提供一些建议吗？ 谢谢…
在 VHDL 中创建分频器
主要编辑： 阅读威尔·迪恩的评论后问题得到解决。原来的问题在修改后的代码下面： -- REVISED CODE (NOW WORKS) LIBRARY ieee; USE ieee.std_logic_11…
无法推断寄存器... at ...，因为它在时钟边沿之外不保存其值
这肯定是刚接触 VHDL 的人最常见的问题，但我不明白我在这里做错了什么！这似乎符合我在正确的状态机设计中看到的所有习惯用法。我正在 Altera Quartu…
创建连接到一个多路复用器 41 和 21 的两个元件
我有一个大问题，因为我不明白如何做作业。 好吧，我必须做这样的事情： http://tomaszewicz.zpt.tele.pw.edu。 pl/files/u1/zad4.gif 我有创建 b1 的…
quartus如何将块中的四个输入转换为两个输入？
我如何将需要 4 个输入的 Bloch 实体转换为 2 个输入？ http://dl.dropbox.com/u/2879760/sample.PNG 你在这里看到我使用了三个相同的多路复用器:…
如何在 Quartus II 中分配引脚
我们正在考虑将一些代码转移到 CPLD 或 FPGA 中，以提高速度。我之前曾使用过 Xilinks 及其工具套件，但出于某种原因，我们决定这次使用 Altera，所以…
在 Verilog 中驱动双向线路
这个问题可能不会得到很好的解释，那是因为我不太明白我的设计中发生了什么。 我需要使用 I2C 通信总线与相机 (Terasic D5M) 通信，因此我尝试使用 Ve…
将 Altera M9K 的内容重置为 0（上电值）
你好， 我正在开发 Stratix III FPGA，它包含 M9K 块存储器，其内容在上电时可以方便地初始化为零。这非常适合我的应用。 有没有一种方法可以将内容重…
Verilog 中的复杂浮点时序逻辑
我正在尝试用 Verilog/SystemVerilog 编写一个可综合的 3D 光栅器。现在的光栅化器并不是真正的 3D 光栅化器：它只接收用于顶点位置的 6 个 32 位浮点…
需要此语法的帮助：“#define LEDs (char *) 0x0003010”
我正在对 Altera 的 Nios II 软核处理器进行编程，下面是其中一个教程中的代码，我设法通过在硬件（DE2 板）上测试代码来使其工作，但是，我无法理解…
为什么IEEE vhdl标准库不是STL？
IEEE vhdl语言参考手册只定义了有限的一组标准包。并且没有定义标准类型上的功能，例如STD_LOGIC。因此没有标准的AND2、INV组件/运算符。 看来Altera…
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