文章 0 浏览 1
有没有直接的方法可以在可综合的 Verilog 中实现全数字锁相？一切（包括 VCO）都应该被综合。我希望锁定的信号约为系统时钟频率的 0.1-1%。我正在使用…
文章 0 评论 0
接受
