从算法设计到硬线逻辑的实现 - 复杂数字逻辑系统的 Verilog HDL 设计技术和方法 PDF 文档

Question

本书从算法和计算的基本概念出发，讲述把复杂算法逐步分解成简单的操作步骤，最后由硬线逻辑电路系统来实现该算法的技术和方法。这种硬线逻辑电路系统就是广泛应用于各种现代通讯电子设备与计算机系统中的专用集成电路（ASIC）或 FPGA。本书着重介绍进入九十年代后才开始在美国等先进的工业国家逐步推广的用硬件描述语言（Verilog HDL） 建模、仿真和综合的设计方法和技术。本书可作为电子或计算机类大学本科高年极和研究生的教材，也可供在数字系统设计领域工作的工程师参考或作为自学教材。

一 数字信号处理、计算、程序、算法和硬线逻辑的基本概念.doc
Verilog
二 Verilog HDL 设计方法概述.doc
三 Verilog HDL 的基本语法
前言
3.1.简单的 Verilog HDL 模块
3.1.1.简单的 Verilog HDL 程序介绍
3.1.2.模块的结构
3.1.3.模块的端口定义
3.1.4.模块内容
3.2.数据类型及其常量、变量
3.2.1.常量
3.2.2 变量
3.3. 运算符及表达式
3.3.1.基本的算术运算符
3.3.2.位运算符
3.3.3 逻辑运算符
3.3.4.关系运算符
3.3.5.等式运算符
3.3.6.移位运算符
3.3.7.位拼接运算符(Concatation
3.3.8.缩减运算符(reduction operator)
3.3.9.优先级别
3.3.10.关键词
3.4 赋值语句和块语句
3.4.1 赋值语句
3.4.2 块语句
3.5.条件语句
3.5.1. if_else 语句
3.5.2. case 语句
3.5.3.由于使用条件语句不当在设计中生成了原本没想到有的锁存器
3.6.循环语句
3.6.1.forever 语句
3.6.2.repeat 语句
3.6.3.while 语句
3.6.4.for 语句
3.7.结构说明语句
3.7.1.initial 语句
3.7.2.always 语句
3.7.3.task 和 function 说明语句
3.8.系统函数和任务
3.8.1.$display 和$write 任务
3.8.2.系统任务$monitor
3.8.3.时间度量系统函数$time
3.8.4.系统任务$finish
3.8.5.系统任务$stop
3.8.6.系统任务$readmemb 和$readmemh
3.8.7.系统任务 $random
3.9.编译预处理
3.9.1.宏定义 `define
3.9.2.“文件包含”处理`include
3.9.3.时间尺度 `timescale
3.9.4.条件编译命令`ifdef、`else、`endif
3.10.小结
四 不同抽象级别的 VerilogHDL 模型.doc
前言
4.1.门级结构描述
4.1.1.与非门、或门和反向器等及其说明语法
4.1.2.用门级结构描述 D 触发器
4.1.3.由已经设计成的模块来构成更高一层的模块
4.1.4 用户定义的原语（UDP）
4.2.Verilog HDL 的行为描述建模
4.2.1 仅用于产生仿真测试信号的 Verilog HDL 行为描述建模
4.2.2.Verilog HDL 建模在 TOP-DOWN 设计中的作用和行为建模的可综合性问题
4.3.用 Verilog HDL 建模进行 TOP-DOWN 设计的实例
4.4.小结
4.5.思考题
五 基本运算逻辑和它们的 VerilogHDL 模型.doc
前言
5.1 加法器
5.2 乘法器
5.3 比较器
5.4 多路器
5.5 总线和总线操作
5.6 流水线（pipeline）
六 运算和数据流动控制逻辑.doc
6.1 数字逻辑电路的种类：
6.2 数字逻辑电路的构成
6．3 数据流动的控制：
6．4 为什么在 Verilog HDL 设计中一定要用同步而不能用异步时序逻辑
七 有限状态机和可综合风格的 Verilog HDL.doc
7.1.有限状态机
7.2. 可综合风格的 Verilog HDL 模块实例
7.2.1.组合逻辑电路设计实例
7.2.2. 时序逻辑电路设计实例
7.2.3.状态机的置位与复位
7.2.4.深入理解阻塞和非阻塞赋值的不同
7.2.5. 复杂时序逻辑电路设计实践
八 可综合的 VerilogHDL 设计实例_简化的 RISC CPU 设计简介.doc
前言
8.1.什么是 CPU？
8.2. RISC CPU 结构
8.2.1 时钟发生器
8.2.2 指令寄存器
8.2.3.累加器
8.2.4.算术运算器
8.2.5.数据控制器
8.2.6.地址多路器
8.2.7.程序计数器
8.2.8.状态控制器
8.2.9.外围模块
8.3. RISC_CPU 操作和时序
8.3.1.系统的复位和启动操作
8.3.3 写总线操作
8.3.2.总线读操作
8.4.RISC_CPU 寻址方式和指令系统
8.5. RISC_CPU 模块的调试
8.5.1. RISC_CPU 模块的前仿真
8.5.2. RISC_CPU 模块的综合
8.5.3.RISC_CPU 模块的优化和布局布线
九 虚拟器件和虚拟接口模型以及它们在大型数字系统中设计中的作用.doc
前言
9.1 虚拟器件和虚拟接口模块的供应商
9.2 虚拟模块的设计
9.3 虚拟接口模块的实例
十 设计练习进阶.doc
练习十一.doc
练习十二.doc
后记.doc
Binder1.pdf
vlogRef 目录.doc
vlogRef1.doc
vlogRef2.doc
vlogRef3.doc
vlogRef4.doc
vlogRef5.doc
Value Change Dump

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