如何将Modport接口连接到最初使用Modport声明的模块

Question

我有一个最初像这样写的模块：

module design_name #(
  parameter AWIDTH = 32,
  parameter DWIDTH = 32,
  ...
  ) (
  input wire clk,
  input wire rst,
  input wire [AWIDTH-1:0] write_addr,
  ...
);
// logic, etc.
endmodule

当然，我现在想在测试台上测试此块。我想使用一个界面，因此我创建了一个类似的接口：

interface design_name_if #(
  parameter AWIDTH = 32,
  ...
) (
  input clk
);
  logic rst;
  logic [AWIDTH-1:0] write_addr;
  ...
  
  modport des (
    input rst,
    input write_addr,
    ...
  );
endinterface
  

我想我的问题现在开始；如何在测试工作台中使用此界面？我目前有：

module tb;

  reg clk;

  design_name_if intf (clk);

  design_name dut (
    .clk        (intf.clk),
    .rst        (intf.des.rst),
    .write_addr (intf.des.write_addr),
    ...
// I don't think the above is correct

  initial begin
    clk = 0; // or intf.clk = 0; ?
    forever #1 clk = ~clk;
  end

  initial begin
    rst = 0;
    #10
    rst = 1;
  end

endmodule

我还尝试了其他一些简单的逻辑，例如试图断言某些信号和其他内容，但是我什至无法让CLK启动，在运行模拟时，我也无法首先断言。如果重要的话，该接口将在同一文件中的结核病上方声明。我正在测试的模块显然是在另一个文件中。我可以通过将所有信号称为测试工作台内的所有信号，但我想将测试工作台正常工作，但我想使用任务，功能等。任何帮助都可以很好地感谢您！

Answer 1

你很近。只需摆脱参考中的Modport即可-A Modport不是范围，它是端口连接或虚拟接口参考的一组访问权限。

 design_name dut (
    .clk        (intf.clk),
    .rst        (intf.rst),
    .write_addr (intf.write_addr),
    ...

Answer 2

有几个问题：

1. 从结构的角度来看，接口只是一堆电线。电线intf.clk与电线clk不同。发布的代码使用永远的循环驱动CLK，但是TestBench将Intf.Clk连接到未驱动的DUT，因此DUT不会看到任何时钟（驱动DUT CLK INPUT PIN的电线没有驱动程序）。此模式也存在于信号/线/变量rst上。

2. 在测试台上statment

永远＃1 clk = 〜clk;

在初始块的中间语句。这将防止同一初始块中的所有其他语句执行。例如，它永远不会执行＃10或rst = 1语句。解决方案是使用其他初始块或始终块驱动时钟（无论您选择使用接口或本地声明的时钟）。

3. 在初始刺激块末尾停止测试没有$完成。该测试台将在无限循环中运行模拟器。初始块需要模板：

    初始
    开始
    ＆lt;语句＆gt;
    $完成；
    结尾
    

以使得测试不会使模拟器卡在循环中。