为什么我在clk_out上不关心？
我将x作为 clk_out 。示例频率分隔线。
module freq_by2(input clk,rst,output reg clk_out);
always @(posedge clk)
begin
if (rst==1'b1)
begin
clk_out<=0;
end
else
begin
clk_out<=~clk_out;
end
end
endmodule
module freq_by4(input clk,rst,output reg [1:0] clk_out);
freq_by2 f0(.clk(clk),.rst(rst),.clk_out(clk_out[0]));
freq_by2 f1(.clk(clk_out[0]),.rst(rst),.clk_out(clk_out[1]));
endmodule
I am getting X as clk_out.Example of the frequency divider.
module freq_by2(input clk,rst,output reg clk_out);
always @(posedge clk)
begin
if (rst==1'b1)
begin
clk_out<=0;
end
else
begin
clk_out<=~clk_out;
end
end
endmodule
module freq_by4(input clk,rst,output reg [1:0] clk_out);
freq_by2 f0(.clk(clk),.rst(rst),.clk_out(clk_out[0]));
freq_by2 f1(.clk(clk_out[0]),.rst(rst),.clk_out(clk_out[1]));
endmodule
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评论（1）
确定，您正在生成正确的同步
rst脉冲吗？也就是说，与clk和clk/2同步，因为您的f1实例化与clk_out输出f0的输出同步？否则，您将否定clk_outfreq_by2 内的最后一个值，该值最初是x，除非生成正确的重置。Are you sure, you are generating a correct, synchronous
rstpulse? That is, synchronous to both clk and clk/2, because yourf1instantiation is synchronous to theclk_outoutput off0? Otherwise, you are negating the last value ofclk_outinside offreq_by2, which isXinitially, unless a correct reset was generated.