如何实现单个周期CPU并避免延迟插槽？
我正在Verilog中实施一个CPU的单个周期（一个指令）。 CPU应支持RISC-V add，LW，SW，BEQ指令。
问题是，当指令BEQ被解码时，BEQ之后的指令已经在管道中并将执行，无论比较结果如何。
RISC-V规格说应该没有延迟插槽。如何实现这一目标，而不会破坏每个周期设计规则的指令？
I am implementing a single cycle (one instruction per cycle) CPU in verilog. The CPU should support RISC-V add, lw, sw, beq instructions.
The problem is, when the instruction beq is decoded, the instruction after beq has already been in the pipeline and will be executed, no matter what the comparison result is.
RISC-V specification says there should be no delay slots. How can I achieve that, without breaking the one instruction per cycle design rule?
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