怪异的自定义VGA信号行为（FPGA）

Question

我的目标是用640x480px的分辨率在VGA显示器上显示一些内容。由于其他原因，我真的很想坚持此决议，但是我们会看到。

问题：

有些线条显得调暗，有些看起来更轻，左侧还有一个大的黑色边框。我很确定这不是（纯粹是）由于我的“信号时机不良”。 （请忽略白色划痕）

我的设置：

• Altera Cyclone IV FPGA
• 3x330 OHM电阻（在R，G，B线上）（我正在使用3V3直接驾驶Vsync和Hsync）
• 。 MultiSync EA232WMi (

verilog code ：

module vga_test (
    output wire HSYNC,
    output wire VSYNC,
    output wire enable,
    output wire r,
    output wire g,
    output wire b,
    // 50 MHz at clk
    input wire clk
    );
    
    reg [32:0] hor_counter;
    reg [32:0] ver_counter;
 
    reg [32:0] counter;
 
    always @(posedge clk) begin
        counter <= counter + 1;
 
            if (enable == 1) begin
                    if (hor_counter[2:0] == 3) begin
                        g <= 1;
                    end else begin
                        g <= 0;
                    end
            end
 
            // Vertical counter
            if (hor_counter == 1271) begin
                enable <= 0;
            end if (hor_counter == 1303) begin
                HSYNC <= 0;
            end if (hor_counter == 1494) begin
                HSYNC <= 1;
            end    
 
            hor_counter <= hor_counter + 1;
 
            if (hor_counter == 1589) begin
            // if (hor_counter == 800) begin
                hor_counter <= 0;
                ver_counter <= ver_counter + 1;
                g <= 0;
 
                if (ver_counter <= 480) begin
                    enable <= 1;                end
 
            end
 
 
        // Horizontal counter
        if (ver_counter == 490) begin
            VSYNC <= 0;
        end if (ver_counter == 492) begin
            VSYNC <= 1;
        end
 
        if (ver_counter == 525) begin
            ver_counter <= 0;
        end
 
    end
 
endmodule

有趣的是，监视器没有将其选择为640x480，但是作为720x480 。 This would maybe solve the why there is the black border, but the

Answer 1

您的代码输出一个大型水平前廊。您的显示屏显示一个大型的水平前廊。

尝试将Hsync信号移动到末端。