SystemVerilog：基于参数的端口连接

发布于 2025-02-06 08:26:30 字数 611 浏览 3 评论 0原文

我正在尝试使用生成物来实例化模块的多个副本。但是，这些多个副本具有不同的输出类型（取决于参数）。有没有办法有条件地连接输出端口。例如：

module #(parameter type OUT_TYPE = logic[31:0]) myModule (
   input ....
   output OUT_TYPE mod_out
);

调用模块，请注意，out_a，out_b，out_c是不同的类型

generate for (genvar g=0; g<4; g++) begin
    localparam type g_TYPE = g==0 ? logic[31:0] : (g==1 ? logic[15:0] : logic[7:0]);
    myModule #(.OUT_TYPE(g_TYPE)) inst_myModule (
      .
      .
      if (g==0)
         .mod_out(out_a)
      else if (g==1)
         .mod_out (out_b)
      else
         .mod_out (out_c)
    );
end endgenerate

原文

I'm trying to instantiate multiple copies of a module using a generate. However, these multiple copies have a different output type (depending on a parameter). Is there a way to conditionally connect an output port. eg:

module #(parameter type OUT_TYPE = logic[31:0]) myModule (
   input ....
   output OUT_TYPE mod_out
);

Calling module , note that out_a, out_b, out_c are different types

generate for (genvar g=0; g<4; g++) begin
    localparam type g_TYPE = g==0 ? logic[31:0] : (g==1 ? logic[15:0] : logic[7:0]);
    myModule #(.OUT_TYPE(g_TYPE)) inst_myModule (
      .
      .
      if (g==0)
         .mod_out(out_a)
      else if (g==1)
         .mod_out (out_b)
      else
         .mod_out (out_c)
    );
end endgenerate

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檐上三寸雪 2025-02-13 08:26:30

不，你不能这样做。但是，生成块允许您完全实例化模块：

for (genvar g=0; g<4; g++) begin: loopblk
   if (g == 0) begin
       typedef logic[31:0] g_TYPE;
       myModule#(.OUT_TYPE(g_TYPE)) inst_myModule(.mod_out(out_a));
   end
   else if (g == 1) begin
      myModule #(.OUT_TYPE(logic[15:0])) inst_myModule(.mod_out(out_b));
   end
   else 
      ...
end

No, you cannot do it this way. However, generate blocks allow you to fully instantiate the module:

for (genvar g=0; g<4; g++) begin: loopblk
   if (g == 0) begin
       typedef logic[31:0] g_TYPE;
       myModule#(.OUT_TYPE(g_TYPE)) inst_myModule(.mod_out(out_a));
   end
   else if (g == 1) begin
      myModule #(.OUT_TYPE(logic[15:0])) inst_myModule(.mod_out(out_b));
   end
   else 
      ...
end

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