Verilog案例结构控制表达式中的多个变量

Question

我正在使用案例语句写我的Verilog逻辑。我想知道我们是否可以以及案例控制表达式中的多个变量。

reg a;
reg [5:0] b;
reg c;
case(a & b)
    1'b0 & 6'd0: c <= 1'b1;
    1'b1 & 6'd1: c <= 1'b0;
    default: c <= 1'b0;
endcase

Answer 1

您想要的是A convenation {}不是和和 ＆amp;

case({a,b})
    {1'b0 , 6'd0}: c <= 1'b1;
    {1'b1 , 6'd1}: c <= 1'b0;
    default: c <= 1'b0;
endcase