如何为异步电路编写凿子scala语言的muller c元素？

Question

当我写这篇文章时：

class MullerC(val WIDTH: Int = 2) extends Module {
  val io = IO(new Bundle {
    val in = Input(Vec(WIDTH, Bool()))
    val out = Output(Bool())
  })

  io.out := false.B
  when (io.in.reduce(_ & _)) {
    io.out := true.B
  }.elsewhen (io.in.map(!_).reduce(_ & _)) {
    io.out := false.B
  }
}

我得到了这样的verilog：

module MullerC(
  input   clock,
  input   reset,
  input   io_in_0,
  input   io_in_1,
  output  io_out
);
  assign io_out = io_in_0 & io_in_1;
endmodule

那是一个简单而不是C门。

但是，当我尝试添加否则这样的时：

class MullerC(val WIDTH: Int = 2) extends Module {
  val io = IO(new Bundle {
    val in = Input(Vec(WIDTH, Bool()))
    val out = Output(Bool())
  })

  io.out := false.B
  when (io.in.reduce(_ & _)) {
    io.out := true.B
  }.elsewhen (io.in.map(!_).reduce(_ & _)) {
    io.out := false.B
  }.otherwise {
    io.out := io.out
  }
}

它不能再编译了：

Exception in thread "main" firrtl.transforms.CheckCombLoops$CombLoopException: : [module MullerC] Combinational loop detected:
MullerC.io_out
MullerC._GEN_0   @[----.scala 14:38 ----.scala 15:12 ----.scala 17:12]
MullerC._GEN_1   @[----.scala 12:30 ----.scala 13:12]
MullerC.io_out  

我应该如何在凿子中实现muller c？非常感谢。

Answer 1

我通过此链接找到了答案： disable firrtl firrtl firrtl通过

我应该使用否则，然后添加- no-Check-comb-loops作为发射Verilog代码的参数。谢谢。

顺便说一句，我也尝试了这一点，并且也有效。

class MullerC(val WIDTH: Int = 2) extends Module {
  val io = IO(new Bundle {
    val in = Input(Vec(WIDTH, Bool()))
    val out = Output(Bool())
  })

  io.out := false.B
  val allTrue = Wire(Bool())
  val allFalse = Wire(Bool())

  allTrue := io.in.reduce(_ & _);
  allFalse := io.in.map(!_).reduce(_ & _)
  io.out := Mux(allTrue | allFalse, Mux(allTrue, true.B, false.B), io.out)
}

这将产生更美丽的Verilog代码，尽管它并不重要。