这些错误在Verilog中意味着什么？
XMVlog： *E，dupuni：单位“ worklib.scenario2：sv”文件中定义的乘法“ design.sv”和“ testbench.sv”。
XMVLOG： *E，MNPDEC：模块名称（方案2）先前已声明。使用 - 重复模块名称的AllowRedefinition选项。
以上两个错误是什么意思，或者我该如何修复？
我真的很想描述我试图将这个问题的问题，但我完全迷失了。 先感谢您
xmvlog: *E,DUPUNI: Unit "worklib.scenario2:sv" multiply defined in files "design.sv" and "testbench.sv".
xmvlog: *E,MNPDEC: Module name (scenario2) previously declared. Use -ALLOWREDEFINITION option for duplicate module names.
What do the above two errors mean or how can I fix them?
I really want to describe things I've tried to make this a good question, but I'm completely lost..
Thank you in advance
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评论（1）
这仅表示您已经在
design.sv和testbench.sv中定义了一个名为scenario2的模块。在编译期间，您的名称不得超过一个模块。在这种情况下，您可以重命名scenario2testBench.sv中的模块，或者如果它是冗余的，则可以将其重命名。This simply means that you have defined a module named
scenario2in bothdesign.svand intestbench.sv. During compilation, you can't have more than one module with the same name. In that case, you can either rename thescenario2module intestbench.sv, or better yet completely remove it if it's redundant.