是否可以查看Vivado是否推断了阻滞剂？

Question

我有以下代码：

module cw305_reg_aes #(
   parameter pADDR_WIDTH = 21,
   parameter pBYTECNT_SIZE = 14,
   parameter pPK_WIDTH = 800 // 800 * 8
)(
   input  wire                                  usb_clk,
   input  wire                                  crypto_clk,
   input  wire [pADDR_WIDTH-pBYTECNT_SIZE-1:0]  reg_address,

   input  wire [pBYTECNT_SIZE-1:0]              reg_bytecnt,

   output reg  [7:0]                            read_data,
   input  wire [7:0]                            write_data,
   input  wire                                  reg_read,
   input  wire                                  reg_write,

   output wire [7:0]                            reg_pk
);

reg  [7:0]                   reg_read_data;
reg  [7:0]                   reg_crypt_public_key [pPK_WIDTH-1:0];
(* ASYNC_REG = "TRUE" *) reg  [7:0] reg_crypt_public_key_crypt [pPK_WIDTH-1:0];

always @(posedge crypto_clk) begin
   for (i=0; i<pPK_WIDTH;i=i+1) begin
      reg_crypt_public_key_crypt[i] <= reg_crypt_public_key[i];
   end   
end

assign reg_pk = reg_crypt_public_key_crypt[0]

always @(*) begin
   if (reg_read) begin
      case (reg_address)          
         `REG_CRYPT_PUBLIC_KEY:      reg_read_data = reg_crypt_public_key[reg_bytecnt];
         default:                    reg_read_data = 0;
      endcase
   end
   else
      reg_read_data = 0;
end

always @(posedge usb_clk) begin
   if (reg_write) begin
      case (reg_address)
         `REG_CRYPT_PUBLIC_KEY:      reg_crypt_public_key[reg_bytecnt] <= write_data;
      endcase
   end
end

如何查看Vivado 2021.1推断block RAM而不是分布式RAM的 reg_crypt_public_key 数组？

Answer 1

在合成日志中报告了块公羊。如果推断出Brams，将有一个部分详细说明HDL产生的哪些部分是哪些端口，宽度等的Brams，

它读取的读取的读物如论坛上所述的日志： https://support.xilinx.com/s/article/61027?language= en_us
借助标头

|Module Name   ------     | RTL Object | PORT A (depth X width)   | W | R | PORT B (depth X width)  | W | R | OUT_REG      | RAMB18 | RAMB36 | Hierarchical Name  

，打开最终利用率报告还将显示设计中使用Brams vs Luts作为内存（分布式）的分层分解。

最后，请参阅《综合指南》，以获取如何根据制造商推荐的代码指南有意推断BRAM。 p。 111

Answer 2

另一种方法：

• 在Vivado GUI中打开Post Route设计或DCP文件。
• 找到NetList窗口，并在预期的Bram路径上浏览层次路径。
• 右键单击Netlist窗口中的设计元素上的“原理图”。
• 示意图的观看器打开了：推断BRAM，分布式RAM或寄存器。

这是显示连接到布拉姆的寄存器的一个小示例：

这是一种可以探索使用RTL代码所做的事情的一般方式。