Vivado HLS设计读取FIFO

Question

我正在尝试开发FPGA上的系统来读取外部世界的数据（即Geiger Pulse Integrator，但此时我正在使用Arduino对其进行模拟）；数据流将存储在FIFO缓冲区中，我使用Vivado的FIFO Generator IP实现了该数据流。一个小的RTL模块从Arduino获取数据，并将其写入FIFO。为了读取来自FIFO输出的数据，我需要设置一个可读取到较高的读数，然后等待N时钟周期，同时将输出存储在数组中，最后再次设置可读取的低点。我需要在Vivado HLS中执行此操作（因为我想将AXI接口与微处理器具有）。到目前为止，我已经尝试了此（以及一些不合格的变化）：

#include "ap_cint.h"

#define N 10

int readfifo(int fifo_dout, int1* fifo_rd_en, int data[N])
{
#pragma HLS INTERFACE s_axilite port=data
#pragma HLS INTERFACE ap_none register port=fifo_rd_en
#pragma HLS INTERFACE ap_none port=fifo_dout
#pragma HLS INTERFACE s_axilite port=return

    *fifo_rd_en=1;
    for(int i=0; i<10; i++)
    {
#pragma HLS PIPELINE off
        data[i] = fifo_dout;
    }
    *fifo_rd_en=0;
    return 1;
}

在不同的试验中，我发现了两种行为：FIFO_RD_EN要么变得很高，而且数据被成功地读取了，但它永远不会下降，或者FIFO_RD_EN永远不会变得很高。

这种方法错了吗？

非常感谢。

Answer 1

由于无论如何您都使用Xilinx IP来生成外部FIFO，因此您只需在ap_fifo fifo_dout上使用ap_fifo指令，然后摆脱fifo_rd_en 。

这是修改的代码：

int readfifo(int fifo_dout[N], int data[N])
{
#pragma HLS INTERFACE s_axilite port=data
#pragma HLS INTERFACE s_axilite port=return
#pragma HLS INTERFACE ap_fifo port=fifo_dout
  for(int i = 0; i < N; i++)
  {
#pragma HLS PIPELINE II=1
    data[i] = fifo_dout[i];
  }
  return 1;
}

这样，将自动包含读取启用启用信号。因此，无需在代码中写下它。以下是合成的HLS模块的共拟合波形。

。对于n周期和一个新元素，每个周期都存储。

请注意，此实现添加了A 必要的检查FIFO是否为空。这意味着，如果FIFO为空，则将产生的硬件模块将等待端口上的第i-the元素。 （您的预期实现中缺少此功能，并且可能导致硬件模块存储毫无意义的数据）

PS如果您的实现应在n循环中完成，无论FIFO是否为空，切换到C ++，其中您拥有FIFO类及其方法read_nb（）