Verilog/Systemverilog：将一个未包装阵列的切片传递给模块

Question

我正在使用具有Quartus Prime的De10-Nano来尝试实现以下内容。

我有两个模块：module1和module2。 module1声明ram像这样：

reg [15:0] RAM[0:24576];
// init RAM 0:8191 with all 1

然后将RAM的子集传递给module2：

Module2 Module2 (
  // input
  .screen_mem(RAM[0:8191]),
);

module2显示<代码> > screen_mem 在要显示的监视器上。不幸的是，上面的解决方案不起作用，即显示全黑。

但是，如果我尝试的话：

reg [15:0] screen_mem[0:8191];
// init screen_mem with all 1
Module2 Module2 (
  // input
  .screen_mem(screen_mem),
);

这有效，即，显示器正确显示了所有白色像素。

如果我尝试使用模拟器，则两个解决方案都可以。

我想念什么？为什么我不能将未包装阵列的切片传递给子模块？我还尝试使用中间电线，但它仍然不起作用。我想念什么吗？

谢谢，

Answer 1

您的第一个实现可能会导致推断的RAM，这是从硬件角度来看正确的。

但是，您正在尝试将其直接索引到其中，就好像它是综合工具不知道该怎么做的一系列寄存器一样。本质上，您需要将RAM作为一个推断的RAM块完全封装，并用Write Enable，写入索引，读取启用和读取索引，然后将其与您的screen_mem示例（我假设像数组或寄存器一样使用）：

// Read side of RAM
always@(posedge clk) begin
  if(ram_read_en == 1'b1) begin
    // This makes the RAM act like a true RAM
    ram_read_data <= RAM[ram_read_addr];
  end else begin
    // Default here depends on your synthesizer....may not need it...
  end
end

// Screen Mem Updater Handshaking
always@(posedge clk) begin
  if(rst_n == 1'b0) begin
    ram_read_addr <= '0;
    ram_read_en <= '0;
  end else begin
    // "Map" address from RAM to screen_mem at same location
    if(ram_read_addr == 'd8191) begin
      ram_read_addr <= '0;
    end else begin
      ram_read_addr <= ram_read_addr + 1;
    end
    // Always reading to update screen_mem
    ram_read_en <= '1;
  end
end

// Screen Mem Updater
always@(posedge clk) begin
  // Map RAM to screen_mem based on the same address above
  // Probably have to play with pipelining of the ram_read_addr as
  // the RAM takes time to readout...
  screen_mem[ram_read_addr] <= ram_read_data;
end

IT最终将综合与这样的东西：

可以理解的是，模拟器可以正常工作，因为它可以将RAM数组用作RAM和寄存器数组……它只是将其视为SIM中的一个内存位置。但是，硬件需要将其映射到FPGA中的真实对象，这就是为什么模拟不匹配的原因。