VHDL中的部分约束向量和数组

Question

有什么方法可以在包装中定义别名，功能或亚型来定义受约束矢量声明周围的句法糖？

我经常在VHDL中声明端口，为std_logic_vector（n -1 down至0）。我想要一些句法糖。与此类似的事情：

context work.common;

entity X is
    generic(
        byteSize : integer := 8
    );
    port(
        DataIn : in logic_bus(byteSize);
        DataOut : out logic_bus(byteSize)
    );
end entity;

architecture X_arch of X is
    signal DataSignal : logic_bus(byteSize);
begin
    DataOut <= DataSignal;
    DataSignal <= DataIn;
end architecture;

我想在我的项目中定义这种句法糖，即，如果可能的话，避免在体系结构中定义亚型。我对open，自然范围＆lt;＆gt;的用法感到非常困惑，代码>，以及什么样的功能可以返回。

关于限制推理，

我想强调的是，我正在寻找一种方法来抽象类似向量约束的定义。

离开我的矢量完全不受限制的提议，虽然聪明的解决方法，但我想避免使用的字符串：

• 它与类型casting 请参阅此处。
• 它不会传达端口之间的关系（例如，
• 允许允许较大尺寸的总线设计通过错误（意外含义）允许较大尺寸的总线设计的数据和数据之类的大小传达

由于这个原因， 给它，因此我的工作场所编码样式已禁止端口中的无约束类型，而有利于仿制药。感谢您的理解。

Answer 1

我假设您想要logic_bus（x）是某种函数/别名/子类型来抽象std_logic_vector（n-1 down to 0），在约束矢量声明上工作。

在数字方面，VHDL的用户群很小。您可以使用哪种语言的大部分是高度依赖工具的。确保您已经在开发环境中阅读了VHDL-2008的支持功能。作为Xilinx UG901的主要用户，我要去Vivado。即使支持一项功能，您可能有时可能需要添加一个保留属性以使其在合成中不受优化。

自从几年前，Vivado对VHDL-2008

无限阵列得到了完全的支持。
通用软件包刚刚看到了一天的光芒，在导师和Xilinx解释中似乎有些不同，但是您可以实现它。
通用类型是该语言的一部分，但是我从来没有按照我需要的方式工作。 （我总是尝试在实体中保持SL和SLV），

因为我不确定您的环境，我只能回答我的环境。

通过避免通过避免使用它，可以避免使用完整的VHDL-2008支持

不受约束的SLV

围绕受约束向量定义的

entity X is
    port(
        DataIn : in std_logic_vector;
        DataOut : out std_logic_vector
    );
end entity;

architecture X_arch of X is
    -- guiding DataSignal with to have a relationship with some signal is usally needed  
    signal DataSignal : std_logic_vector(DataIn'range);
begin
    assert DataIn'length = DataOut'length
        report "length missmatch of input and output data"
        severity ERROR;
    
    DataOut <= DataSignal;
    DataSignal <= DataIn;
end architecture;

。需要启用断言以进行综合，以太进行运行或附加到综合策略中。 （有关Xilinx或Check dendor Docs，请参见UG901）

不受约束的矢量需要在顶级限制。有时在多层组件设计中有些薄弱。信号通常对它们的推断有所不同。

我通常认为更高维度的数据也可能是不受约束的

type slv_2d is array(natural range <>) of std_logic_vector;

-- Constrain multiple dimensions at once 
-- (this might still be broken in GHDL, open issue last time i checked) 
-- synthesis/implementation in Vivado works
-- simulates in Modelsim/Questa works
signal test_signal : slv_2d(0 to 5)(7 downto 0);


-- constants can de inferred from assignment
constant test_signal : slv_2d := ("001", "010", "011", "100" ); 

subtype，我通常认为将类型进一步限制。

-- integer may be any value within -2147483648 to +2147483647.
-- I might have an issue or a design restriction to highlight
-- I usually don't use subtypes 
subtype my_range is integer range 0 to 255;

-- Will throw error if outside of range 0 to 255.
variable cnt : my_range := 0; 

我真的建议阅读最新版本的UG901“支持的VHDL-2008功能”部分，即使您不使用Xilinx。 Dolus在VHDL-2008上有一些非常好的文章，这些文章可能会引起您的喜好，并会谈论与您想要的相关功能。