VHDL的神秘位不匹配

Question

我正在使用端口和通用映射进行32位寄存器。由于某种原因，它说目标信号QT具有31位，而输入有32位。现在没有任何意义。我仔细研究了所有内容，但找不到QT在32位以外的其他任何东西，因为我将信号称为信号QT：STD_LOGIC_VECTOR（31降至0）;> 任何帮助都非常感谢。

我隔离了错误行qt＆lt; = d;，但它仍然抛出一个例外。下面是我的最低重现的例子。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.math_real.log2;
use ieee.math_real.ceil;


entity my_rege is
   generic (N: INTEGER:= 32);
    port ( clock, resetn: in std_logic;
           E, sclr: in std_logic; -- sclr: Synchronous clear
             D: in std_logic_vector (N-1 downto 0);
           Q: out std_logic_vector (N-1 downto 0));
end my_rege;

architecture Behavioral of my_rege is

    signal Qt: std_logic_vector (31 downto 0);
    
begin
                    Qt <= D;


    Q <= Qt;
end Behavioral;

Answer 1

没有意识到我在顶部文件中有n：integer：= 31。当我将定义更改为n：integer：= 32错误消失了。在我的角度上编码草率。我不知道为什么TCL在寄存器文件中引用了这一点，而不是顶部（LAPFN）文件。这是因为VHDL在端口映射之后写下了上层，并且它假设顶部的组件是真正的位大小吗？

entity LAPfn is
  Port (resetn, clock, sclr, lap_db: in std_logic;
        lap_select: in std_logic_vector (2 downto 0); 
        Data_in:    in std_logic_vector (31 downto 0);
        Lap_bits:   out std_logic_vector (31 downto 0);
        zlap:       out std_logic;
        cout: out std_logic_vector(2 downto 0));
        
end LAPfn;

architecture Behavioral of LAPfn is

component my_rege
   generic (N: INTEGER:= 31);
    port ( clock, resetn: in std_logic;
           E, sclr: in std_logic; -- sclr: Synchronous clear
           D: in std_logic_vector (N-1 downto 0);
           Q: out std_logic_vector (N-1 downto 0));
end component;

---

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.math_real.log2;
use ieee.math_real.ceil;

entity my_rege is
generic (N: INTEGER:= 32);
    port ( clock, resetn: in std_logic;
           E, sclr: in std_logic; -- sclr: Synchronous clear
             D: in std_logic_vector (N-1 downto 0);
           Q: out std_logic_vector (N-1 downto 0));
end my_rege;

architecture Behavioral of my_rege is

    signal Qt: std_logic_vector (31 downto 0);
    
begin

                    Qt <= D;

    Q <= Qt;
end Behavioral;