为什么在接口中使用端口？

Question

SystemVerilog LRM (IEEE 1800-2017) 对接口中的端口进行了如下描述：

简单接口的一个限制是接口中声明的网络和变量仅用于连接到具有相同网络和变量的端口。要共享外部网络或变量（从接口外部建立连接以及与实例化该接口的所有模块端口形成公共连接），需要接口端口声明。接口端口列表中的网络或变量与接口内的其他网络或变量的区别在于，在实例化接口时，只有端口列表中的网络或变量才能通过名称或位置与外部连接。接口端口声明语法和语义与模块相同（参见23.2.2）。

第一句话到底说了什么？我没有看到限制。

在第二句中，外部信号的示例是什么？如何决定信号应该在接口内部声明还是作为接口的端口声明？ LRM 中使用的文本不适合我。

Answer 1

该问题通过 simple_bus 示例显示，该示例遵循 IEEE 1800-2017 SystemVerilog LRM 部分你引用了。

接口 sb_intf1 和 sb_intf2 有两个实例，每个实例创建一组唯一的内部信号（req、int、...）。如果clk也被声明为内部信号，那么也会有两个时钟信号。示例中未显示生成时钟信号的代码。它可能位于 top 模块或其他模块中。他们需要添加连续的分配，以便将生成的时钟信号发送到每个接口实例中的每个内部clk。

通过将共享信号放入接口的端口声明中，可以更轻松地连接公共信号。

interface simple_bus (input logic clk); // Define the interface
  logic req, gnt;
  logic [7:0] addr, data;
  logic [1:0] mode;
  logic start, rdy;
endinterface: simple_bus
module memMod(simple_bus a); // Uses just the interface
  logic avail;
  always @(posedge a.clk) // the clk signal from the interface
    a.gnt <= a.req & avail; // a.req is in the 'simple_bus' interface
endmodule
module cpuMod(simple_bus b);
  ...
endmodule
module top;
  logic clk = 0;
  simple_bus sb_intf1(clk); // Instantiate the interface
  simple_bus sb_intf2(clk); // Instantiate the interface
  memMod mem1(.a(sb_intf1)); // Reference simple_bus 1 to memory 1
  cpuMod cpu1(.b(sb_intf1));
  memMod mem2(.a(sb_intf2)); // Reference simple_bus 2 to memory 2
  cpuMod cpu2(.b(sb_intf2));
endmodule