如何在 systemverilog 中生成随机单精度浮点数？

发布于 2025-01-12 14:28:34 字数 240 浏览 0 评论 0原文

我正在尝试使用通用验证方法验证浮点乘法器的行为，但遇到问题。问题是当我想生成单精度浮点数时。基本上，这不可能直接实现，我决定生成两个随机 32 位数字，如下所示：

rand logic [31:0] A;
rand logic [31:0] B;

现在的问题是我们可能会产生许多数字，这些数字在 IEEE754 表示法中基本上不是有效数字。我的问题是如何对这些数字施加正确的约束以及这些约束是什么？

原文

I'm trying to verify behavior of a floating point multiplier using Universal Verification Methodology and I have an issue.
The problem is that when I want to generate single precision floating point numbers. Basically, This not possible directly and I decided to generate two random 32 bit numbers like following:

rand logic [31:0] A;
rand logic [31:0] B;

The issue is now we may produce many numbers which basically are not valid numbers in IEEE754 notation.
My question is that how can I put correct constraints for these numbers and what are those constraints?

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失而复得 2025-01-19 14:28:34

Systemverilog 允许按照整数/逻辑/位向量值（不是真正的浮点数）进行随机化。有理有据！它会减慢处理器/服务器的速度来生成小数值。您可能想要做的是限制随机 int 变量并将其乘以您的用例的实际类型数。

 class temp;
    rand int multi_x;
    real w, y;
 endclass

module mytest;

temp tt = new();

initial begin
    tt.w=3.2345;
    for(int j=0; j<4;j++)begin
        std::randomize(tt);
        tt.y= tt.w *(real'(tt.multi_x));
        $display("Value tt.y = %f, val tt.w=%f, val tt.multi_x=%f", tt.y, tt.w,tt.multi_x);
    end
end
endmodule

Systemverilog allows randomization in terms of integer/logic/bit vector values (NOT real floating pt). Rationale being! it would slowdown processor/server speeds to generate fractional values. What you may want to do is constrain the random int variable and multiply it to the real type number for your use case.

 class temp;
    rand int multi_x;
    real w, y;
 endclass

module mytest;

temp tt = new();

initial begin
    tt.w=3.2345;
    for(int j=0; j<4;j++)begin
        std::randomize(tt);
        tt.y= tt.w *(real'(tt.multi_x));
        $display("Value tt.y = %f, val tt.w=%f, val tt.multi_x=%f", tt.y, tt.w,tt.multi_x);
    end
end
endmodule

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