VHDL STD_LOGIC_VECTOR 通配符值

Question

我一直在尝试用 VHDL 代码为我在 Altera DE1 板上实现的简单 16 位处理器编写有限状态机。在有限状态机中，我有一个 CASE 语句来处理不同的 16 位指令，这些指令由 16 位 STD_LOGIC_VECTOR 引入 FSM。但是，我在有限状态机解码指令的解码状态中遇到了一些麻烦。其中一条指令是 ADD，它采用两个寄存器作为操作数，第三个作为目标寄存器。不过，我还有一条 ADD 指令，它采用一个寄存器和一个 5 位立即值作为操作数，以及第二个寄存器作为目标。我的问题是，在 CASE 语句中，我需要能够区分两个不同的 ADD 指令。因此，我认为如果我在 CASE 语句中使用“-”或“X”等通配符值，我将能够仅用两种情况来区分两者，而不是列出所有可能的情况寄存器/立即值组合。例如：

    CASE IR IS --(IR stands for "Instruction Register")
      WHEN "0001------0-----" => (Go to 3-register add);
      WHEN "0001------1-----" => (Go to 2-register/immediate value add);
      WHEN OTHERS => (Do whatever);
    END CASE;

这并不是我仅有的两条说明，我只是将这两条说明放在一起以使这篇文章更短一些。当我编译并运行此代码时，处理器在进入“解码”状态时停止执行。另外，Quartus 给出了很多很多警告，比如“LC3FSM.vhd(37) 处的 VHDL 选择警告：忽略包含元值“0001------0-----””的选择” 我不知道如何实现这一目标。我真的不会也可能不需要定义每个 16 位组合，并且我希望有一种方法可以在 STD_LOGIC_VECTOR 中使用通配符来最大限度地减少我必须定义的组合数量。

有人知道如何做到这一点吗？

谢谢

Answer 1

不幸的是，这是不可能的。对于大多数用户来说，出乎意料的是，比较运算符 = 和 case 比较执行文字比较。这是因为 std_logic 类型只是一组字符，由于其他函数（例如 and 和 or) 已定义。

VHDL-2008 引入了一个新的 case 语句 case? ，它按您的预期执行 - 您需要告诉编译器在 VHDL 2008 模式下运行。此外，VHDL 2008 中有一个?= 运算符，它可以比较两个值，同时考虑-。

如果您遇到的编译器仍然不支持 VHDL 2008，请向供应商投诉。还有一个 std_match 函数允许您在较旧的 VHDL 版本中执行比较，但我不知道如何使 case 语句以这种方式工作。

Answer 2

假设您不需要指令中的其他位，您可以通过使用预检查过程屏蔽其他位来解决此问题。 （或者只是确保在编写指令时重置其他位？）

这确实是一个黑客行为。

假设 IR 存储为变量

if IR(15 downto 12) == "0001" then
    IR := IR_in(15 downto 12) & "0000000" & IR_in(5) & "00000";
else
    IR := IR_in
end if;

CASE IR IS --(IR stands for "Instruction Register")
  WHEN "0001000000000000" => (Go to 3-register add);
  WHEN "0001000000100000" => (Go to 2-register/immediate value add);
  WHEN OTHERS => (Do whatever);
END CASE;

或者假设您的指令经过精心设计（前四位是命令字还是类似的内容？），您可以执行嵌套的 case 语句，并根据需要在这些子块中进行微分。