如何在xilinx中从原理图生成vhdl代码
我想知道是否可以从 xilinx 中的原理图生成 vhdl 代码。我知道反过来也是可行的。我希望完成此操作，因为我很好奇在完成 mips R2000 的数据路径后代码会是什么样子，而且它也是通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和 vhdl，但我喜欢看到用 vhdl 编写的整个数据路径。我使用赛灵思 12.3。谢谢！
I was wondering if its possible to generate vhdl code from a schematic in xilinx. I know that the reverse is feasible. I want this to be done cause i am curious how the code will be like after i have completed the datapath of a mips R2000 and also its an easy way to modify large schematics by changing key lines in the code. I have used both schematics and vhdl but i d like to see the whole datapath written in a vhdl. I use Xilinx 12.3. Thanks!
如果你对这篇内容有疑问，欢迎到本站社区发帖提问 参与讨论，获取更多帮助，或者扫码二维码加入 Web 技术交流群。
绑定邮箱获取回复消息
由于您还没有绑定你的真实邮箱，如果其他用户或者作者回复了您的评论，将不能在第一时间通知您！
发布评论
评论（3）
该选项位于设计菜单->在实现窗口中选择一个.sch文件，然后单击“查看HDL功能模型”。这将为所选原理图生成 vhdl 代码。 :o
The option is in the design menu -> select a .sch file in the implementation window and then click the "View HDL functional model". This will generate the vhdl code for the selected schematic. :o
您可以将原理图设计转换为 HDL 模型。在设计下的实现下方，实用程序点击查看 HDL 功能模型，该模型从原理图创建 HDL 文件，其中 VHDL 为 .vhf，Verilog 为 .vf，将此文件更改为 VHDL 的 .vhd 和 Verilog 的 .v。 Verilog 之后您可以轻松地将这个设计添加到您的 vivado 项目中
you can convert your schematic design into the HDL model. below the implementation under design, utilities tap to click on view HDL functional model which create the HDL file from the schematic which is .vhf for VHDL and .vf for the Verilog change this file into the .vhd for the VHDL and .v for the Verilog after then you can easily add this design into your vivado projects
如果您使用的是 Vivado 2018.2，则可以在 Tcl 控制台中使用 write_vhdl，后跟要写入 VHDL 的文件名。
例如，
write_vhdl Drive_Letter:\File_Location\Schematic_to_vhdl.vhd
If you are using Vivado 2018.2, you can use write_vhdl in the Tcl console followed by the file's name to which you want to write the VHDL.
For example,
write_vhdl Drive_Letter:\File_Location\Schematic_to_vhdl.vhd