始终阻止被忽略

Question

作为一个更大程序的一部分，我想在按下 KEY[1] 时按顺序（0 到 8）在 DE2 板上一次激活一个绿色 LED。当我按下 KEY[2] 时，他们应该以相反的顺序一次关闭一个。我很确定 DE2 板上的按键处于低电平有效。这是我的代码：

always@(negedge KEY[1], negedge KEY[2])
begin

    if(~KEY[1])
    begin
        LEDGValue <= LEDGValue << 1;
        LEDGValue[0] <= 1;
    end

    else if(~KEY[2]) 
        LEDGValue[0] <= LEDGValue >> 1;

end

相反，当我加载程序时，所有绿色 LED 都会亮起。此时KEY[1]和KEY[2]不起作用。有人看到我的代码有问题吗？

Answer 1

这是一个边缘检测器。

module edge_detector (
    input wire clk,
    input wire in,
    output wire negedge_out
);

reg in_reg= 1'b0;

wire in_next = in;

assign negedge_out = ({in_reg,in) == 2'b10);

always @(posedge clk) in_reg <= in_next;

endmodule

以下是如何使用边缘检测器。

reg [8:0] LEDGValue = 0, LEDGValue_next;

wire key1_edge;
wire key2_edge;

edge_detector
key1_edge_detector_inst (
    .clk(clk),
    .in(KEY[1]),
    .negedge_out(key1_edge)
);

edge_detector
key2_edge_detector_inst (
    .clk(clk),
    .in(KEY[2]),
    .negedge_out(key2_edge)
);

always @* begin : combinational_logic
    LEDGValue_next = LEDGValue;
    if (key1_edge)
        LEDGValue_next = {LEDGValue[7:0], 1'b1};
    else if (key2_edge)
        LEDGValue_next = {1'b0, LEDGValue[8:1]};
end

always @(posedge clk) begin : sequential_logic
    LEDGValue <= LEDGValue_next;
end

关键是 key1_edge 和 key2_edge 信号仅在单个时钟周期内有效。

Answer 2

应该是

 always@(negedge KEY[1] OR negedge KEY[2])

Answer 3

我不是 Verilogger，但看起来您是在要求代码触发两个不同信号的边沿。根据我的经验，这不是可合成的，但合成器可能会尝试某些事情并警告您（在大量其他警告中）它做了一些与您真正想要的不同的事情。

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编辑：以下内容不适用于提到的板，因为它板上有去抖硬件（感谢 NathanFarrington 指出这一点），但我将其留在这里，以防其他读者使用：

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即使合成器成功，边缘在开关输入上触发是一个可怕的想法：开关将反弹几次当您按下它时，FPGA 的速度足以轻松地看到所有这些边缘。

您需要的是一个由良好时钟源（毫无疑问板上有晶体）提供时钟的进程，该进程在每个时钟事件上监视您的开关信号。

为每个信号保留一个计数器，每次信号为 1 时递增计数器，每次信号为 0 时递减计数器。将这些计数器固定在 0 和某个最大时间，以便有足够的时间让开关稳定下来（几毫秒可能就足够了）。

一旦计数器到达其“行程”的任一端，只有然后您才采取一些操作（例如移动您的LEDGValue）。记住之后要等待开关被释放（等待计数到另一“端”）。