verilog 始终、开始和结束评估

Question

我正在尝试使用 Pong P. Chu 的书来学习 Verilog。我有一个关于如何评估和实现始终块的问题。作者代码中的风格让我感到困惑。

在此示例中，他编写了一个带有两个输出寄存器“y1”和“y2”的 FSM。我感到困惑的部分是在下一个状态逻辑和输出逻辑总是阻塞，在开始语句和always@*之后y1和y0被设置为0。我似乎无论状态如何， y1 和 y0 将在每个时钟周期和信号变化时切换为 0。根据书中的状态图，reg y1 在状态 0 或 1 时应该等于 1。

那么 y1 是否每个时钟周期都会切换到 0，然后返回到当前状态下的值？我认为情况并非如此，我只是对如何评估该块感到困惑。有人可以解释一下这部分代码在做什么吗？我迷路了。谢谢

module fsm_eg_2_seg
    (
     input wire clk, reset, a, b,
     output reg y0, y1
    );

    //STATE DECLARATION
    localparam [1:0]    s0 =2'b00, 
                    s1=2'b01, 
                    s2=2'b10;

    // SIGNAL DECLARATION
    reg [1:0] state_reg, state_next ;

    //STATE REGISTER
    always @(posedge clk, posedge reset)
        if (reset)
            state_reg <= s0;
        else
            state_reg <= state_next;

    //NEXT STATE LOGIC AND OUTPUT LOGIC
    always @*
    begin
        state_next = state_reg; // default next state: the same
        y1 = 1'b0;              // default output:  0
        y0 = 1'b0;              // default output:  0
        case (state_reg)
            s0:  begin
                y1 = 1'b1;
                if (a)
                    if(b)
                        begin
                            state_next = s2;
                            y0 = 1'b1;
                        end
                    else
                        state_next = s1;
                end
            s1:  begin
                    y1 = 1'b1;
                    if (a) 
                        state_next = s0;
                    end
            s2: state_next = s0;
            default: state_next = s0;
        endcase
    end
endmodule

Answer 1

该表达式

always @* begin : name_of_my_combinational_logic_block
    // code
end

描述了组合逻辑。通常，clk 和 rst 信号不是从这种类型的always块内部读取的，因此它们不会像wisemonkey所说的那样出现在敏感度列表中。最佳实践是使用 @* 作为组合逻辑的敏感度列表，这样您就不会忘记包含一个信号，该信号会推断出一些内存并且不再是组合逻辑。

在组合逻辑块内，您应该使用所谓的阻塞赋值。这些看起来像大多数编程语言中的常规变量赋值并使用单个等于。您分配给组合逻辑块内的变量（reg）的值对于同一组合逻辑块中的其他语句和表达式立即发生，但不会传播到该组合逻辑之外阻止直到到达终点。在块外部看到任何更改之前，always 块必须到达末尾。 Paul S 是对的，每当执行always 块时，您都希望始终为变量分配某些东西，否则您将推断内存。

Answer 2

不得不说我不同意aqua。他（和wisemonkey）关于@*的说法是正确的，但其余的都是错误的。

这两行与空闲状态无关。这些陈述是良好的编码实践。它们确保在评估always块时总是分配这两个输出。让我们看看为什么这很重要：

• 想象一下这两个语句不存在。
• 接下来假设 state_reg = S0 和 a = b = 0
• 当我们计算always 块时，我们输入 case 语句 s0 half，并将 1 赋给 y1
• a 为零，因此我们不输入 if 语句，并且退出 case，并结束块

在块的末尾 y1 == 1 和 y0 == ... 呃，等等 y0 得到了什么？我想它必须保持它的旧价值。它没有得到一个新的。

这意味着 y0 可能必须记住它从一个周期到下一个周期的值。这意味着它需要涉及某种内存，例如寄存器或锁存器。在这种情况下，它将是一个锁存器，因为它的编写风格有时驱动输出，有时保持输出。

...但我们不希望这样。 y1 和 y0 本来就是简单的电线。因此，我们必须确保它们中的每一个都始终被分配，无论状态或输入是什么。我们可以通过在逻辑的所有分支中进行分配来做到这一点，但这会导致大量工作。或者，我们可以有一个默认分配，如有必要，我们稍后会覆盖它。

这些语句没有将 y1 引入 s0 或 s1 中的 0 的原因是因为内部发生的所有事情始终阻塞会在没有时间流逝的情况下发生。顶部分配的 0 与 s0 或 s1 中的 1 之间没有时间经过。所有可见的都是最终状态。

您会注意到代码对状态变量执行完全相同的操作。它有一个默认分配，即下一个状态是当前状态，然后在满足正确条件时覆盖该分配。

漂亮干净的状态机。没有什么问题。

Answer 3

这是 FSM 的一个糟糕例子。你感到困惑我并不感到惊讶。按照我的理解，always 块被安排仅在其敏感度列表中的输入发生变化时运行。

因此，对于第一个 always 块，它被安排在每次时钟从 0 到 1 的转换时运行，并且复位是异步的。

第二个always块具有@*符号，它基本上根据块​​内的逻辑为您创建一个敏感度列表。回想一下，敏感度列表中只有输入很重要。因此，如果 a、b 或 state_reg 发生变化，则将调度此始终块。

在此示例中，

    y1 = 1'b0;              // default output:  0
    y0 = 1'b0;              // default output:  0

尝试对 IDLE 状态进行建模，这是一种 FSM 输出 0 的状态。如果您快速研究一下 FSM 的运行方式，您会发现一旦它开始转换通过各州，（案件陈述）它不会回来。

理想情况下，您希望您的 IDLE 信息处于其自己的状态中，而不是漂浮在状态逻辑之外，但我认为这只是一个简单的示例。

Answer 4

我认为其他答案不能直接正确地解决 y0 和 y1 是否在每个时钟周期切换到 0 并返回的问题。

假设状态机从 s0 变为 s1。在这两种状态下，y1 的最终值为 1，但在重新评估时，always 块 y1 首先被分配为 0。这种切换可能每个时钟发生多次，或者根本不会在一个时钟周期发生，具体取决于 a、b 和state_reg 改变。此切换是否传播到连接到输出 y1 的线路取决于模拟器。在 Verilog 中，端口分配被视为连续分配，它们是单独运行的执行线程。对于模拟器来说，在 y1=0 赋值后暂停执行always块，将0分配给连接到输出y1的连线，然后恢复always块的执行是完全合法的。实际上，如果采用良好的编码风格并不重要，因为 y1 的值不会被锁存到任何寄存器中，直到下一个时钟周期，在所有切换完成并且 y1 的最终值可用之后很久。

在模拟中，切换发生在零时间内，但当多个输入发生变化时，在实际硬件中也会发生切换。需要特殊的设计实践来构建不会出现这样“故障”的逻辑。