如何检测编译器

Question

我必须从文件加载 ROM。 Quartus 可以直接使用 .mif 文件，对于模拟器，我在 textio 的帮助下编写了（一个快速而肮脏的）.mif 文件解析器。有没有办法检测合成器工具（在我的例子中是 Quartus）并仅在合成器工具未编译时生成 textio 文件加载器进程？

（来源问题）

Answer 1

您可以使用仅被您的特定综合工具接受的编译指示来检测综合工具。例如，您可以这样写：

constant isQuartus : std_logic := '1'
-- altera translate_off
and '0'
-- altera translate_on
;

仅当您使用 Altera 的 Quartus 综合时，该常量才为 '1'。

有关各种 VHDL 元注释编译指示的更多信息，请访问：http://www.sigasi。 com/content/list-known-vhdl-metacomment-pragmas

Answer 2

您是否尝试从代码中推断 ROM？如果您使用 LPM 功能，一切都应该“正常工作”。

我在 Quartus 和 ModelSim 中使用 ROM 没有问题。只需使用 MegaWizard 插件为您的 ROM 创建一个自定义 VHDL 文件并将其定向到适当的初始化文件，或者直接实例化 altsyncram 组件并包含 init_file 通用文件。

然后正常编译或模拟。我使用带有初始化 ROM 的 ModelSim（Altera 版本或独立版本）运行仿真没有任何问题，并且不必编写任何初始化代码来读取 *.mif 或 *.hex 文件。

作为参考，这里是一个直接实例化的 ROM 宏功能，来自我的一些代码，可以在 ModelSim 中正确模拟（注意 init_file 通用）：

-- Sine lookup table
sine_lut : altsyncram
generic map (
    clock_enable_input_a    => "BYPASS",
    clock_enable_output_a   => "BYPASS",
    init_file               => "./video/sine_rom-512x8.mif",
    intended_device_family  => "Arria GX ",
    lpm_hint                => "ENABLE_RUNTIME_MOD=NO",
    lpm_type                => "altsyncram",
    numwords_a              => 512,
    operation_mode          => "ROM",
    outdata_aclr_a          => "NONE",
    outdata_reg_a           => "UNREGISTERED",
    widthad_a               => 9,
    width_a                 => 8,
    width_byteena_a         => 1
)
port map (
    -- Read port
    clock0      => clk,
    address_a   => sine_addr,
    q_a         => sine_do
);

如果您在模拟与综合时确实需要做一些不同的事情，有几种方法可以实现它。对于简单的事情，您可以使用类似以下指令的内容：

--synthesis translate-off
<code for simulation only>
--synthesis translate-on

http://quartushelp.altera.com/11.1/master.htm#mergedProjects/hdl/vhdl/vhdl_file_dir_translate.htm?GSA_pos=5&WT.oss_r=1&WT.oss=--%20synthesis %20translate_off

你应该能够找到很多现实世界的例子这些指令是通过互联网搜索找到的，我在下面提供了一个示例（模拟时的开机重置时间比在真实硬件中运行时的时间短）：

-- Async. Power-on Reset, with de-assertion delay
process (clk)
begin
    if rising_edge (clk) then
        -- Create a delay at power-up
        if rst_PowerOn='1' then
            rst_pora    <= '1';
            rst_por_cnt <= (others=>'0');
        -- synthesis translate_off
        elsif rst_por_cnt(5)='1' then  -- 256 nS in simulation
            rst_pora    <= '0';
        -- synthesis translate_on
        elsif rst_por_cnt(19)='1' then -- 4ms in real hardware
            rst_pora    <= '0';
        else
            rst_por_cnt <= rst_por_cnt + 1;
        end if;
    end if;
end process;

对于更复杂的情况，请发挥您的想象力。有些人使用 C 预处理器、M4 宏语言或类似的东西作为综合/模拟之前的初步构建步骤。我有 makefile 和脚本，可将 FileName.sim.vhdl （用于模拟）转换为 FileName.vhdl （用于综合），使用一些文本实用程序对其进行处理，以根据我制定的规则注释/取消注释各种代码块，以便我可以维护两个版本都在一个文件中（想想类似于经过调整以与 VHDL 一起使用的增强型 C 预处理器）。只需做一些适合您的工作流程和团队动态/文化的事情即可。