如何在activeHDL中使用xilinx宏？
我有用于 uart 的 xilinx 宏（.edn 文件），但我不知道如何在 activehdl 中使用 当我模拟宏时给出未初始化的输出？那么如果有人可以帮助我正确使用宏呢……？
I have xilinx macros for uart (.edn files) and i don't know how to use the in activehdl
when i simulate the macros the give uninitialized output ? so what if any one can help me with the right way to use the macro ...?
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使用 Xilinx uniMacro 库。您可能需要为您的模拟器编译或下载它。
Use the Xilinx uniMacro library. You may need to compile or download it for your simulator.
ActiveHDL 是一个模拟器包。它通常通过编译 VHDL 或 Verilog 代码来运行。您所指的扩展名为“.edn”的“宏”是 EDIF 网表文件。这些文件通常不能被模拟器使用，但在几乎所有情况下只能由合成器用于它们所针对的确切设备。
ActelHDL 可能可以导入 EDIF 文件。在这种情况下，只有当 EDIF 文件使用的原语也作为项目的一部分添加时，它仍然有效。正如另一个答案所说，这很可能是来自 Xilinx unisim 库的原语。
最好的选择可能是通过 Xilinx 工具（特别是“翻译”(ngdbuild) 和“生成仿真网表”(netgen)）运行您拥有的 EDIF 文件，为这些部分生成仿真模型。结果可能需要 Xilinx unisim 和 simprims 库，这些库通常可用于大多数模拟器的预编译，但也可以轻松指向 Xilinx ISE 安装中的源。
ActiveHDL is a simulator package. It typically operates by compile VHDL or Verilog code. The "macros" you are refering to with the extension ".edn" are EDIF netlist files. These are not files that can typically be used by simulator, but are in almost all cases only usable by the synthesizer for the exact device they are targeting.
It may be the case that ActelHDL can import EDIF files. In this case, it still will only work if the primitives used by the EDIF file are also added as part of the project. As another answer said, this most likely would be primitives from the Xilinx unisim library.
The best option is to probably run the EDIF files you have through the Xilinx tools (specifically "Translate" (ngdbuild) and "Generate Simulation Netlist" (netgen)) to generate a simulation model for these pieces. The result will likely require the Xilinx unisim and simprims libraries, which are usually available precompiled for most simulators, but can also easily just be pointed to the source in the Xilinx ISE install.