Verilog 中信号边缘检测的正确方法

Question

我想检测信号的上升沿从触发器AA到BB

                    +----+
  A ----------------|    |----- OUT
        +----+      | BB |
  B ----|    |------|>   |
        | AA |      +----+
clk ----|>   |
        +----+

Verilog代码：

    module edge_detect (
        input A,
        input B,
        input clk,
        output OUT
    );

        reg AA;
        reg BB;

        always @(posedge clk) begin
            AA <= B;
        end

        always @(posedge AA)begin
            BB <= A;
        end

        assign OUT = BB;
    endmodule

AA<的输出/code> 用作 BB 的时钟，表示 AA 已完成其工作，然后 BB 现在可以继续其操作。

我很少看到这段代码。这是一个好的做法吗？

如果没有，是否还有其他正确的方法来检测信号边缘？

Answer 1

如果您想在 Verilog 中检测上升沿或下降沿，只需将信号流水线或延迟 1 个时钟脉冲即可。在数字环境中，边缘可以被视为 0 到 1 的转换或 1 到 0 的转换。
因此，您可以检查信号是否转换到任一状态，然后仅在该情况下将输出断言为高电平。

例如 ：

output out_flag; 
reg temp;    
reg temp_d;   
always@(posedge clk)
temp_d <= temp;    
always@(posedge clk)
begin
 if (temp && ~temp_d)
   out_flag<= 1'b1;
 else
   out_flag<= 1'b0;
end

Answer 2

由于各种原因，人们往往不赞成使用数据作为时钟。

就我个人而言，如果我写这篇文章，我会同意：

module edge_detect (
    input A,
    input B,
    input clk,
    output OUT
);

    reg AA;
    reg BB;
    wire enA;

    always @(posedge clk) begin
        BB <= B;
    end

    assign enA = !BB && B;

    always @(posedge clk)begin
       if (enA) begin
            AA <= A;
      end
    end

    assign OUT = AA;
endmodule

                                +----+
  A ----------------------------|D   |----- OUT
                     +---+      | AA |
      /--------------|   |      |    |
      | +----+       |AND|------|E   |
  B ----|    |------o|   |      |    |
        | BB |       +---+      |    |
clk ----|>   |          clk ----|>   |
        +----+                  +----+

不过行为有点不同。