用 VHDL 实现累加器

Question

我正在尝试使用 Xilinx 中的 Core Gen 实现签名累加器。根据我的理解，累加器执行普通寄存器的功能，它只是将输入路由到输出，但我想对此进行澄清。

我将 Accumulator IPcore (.xco) 模块添加到项目中，并且有一个主文件，其中基本上包含组件声明和端口映射。我也有一个单步过程。一切都编译完毕，我可以在板上看到结果，但不太明白发生了什么...

当我输入 1000 时，LED 上的 8 位输出是 11111000 。另一个输入 1111 给出了 11110111。我在此处附加了名为 Accm 的主 vhd 文件和 .vho 文件的代码。

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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Accm is
port( b: in std_logic_vector(3 downto 0);
        sclr, clk, b1, b2 : in std_logic;
        q : out std_logic_vector(7 downto 0)
);      

end Accm;

architecture Behavioral of Accm is

-- signal declaration
type tell is (rdy,pulse,not_rdy);
signal d_n_s: tell; 
signal en: std_logic;

-- component declaration
COMPONENT my_accm
  PORT (
    b : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    clk : IN STD_LOGIC;
    sclr : IN STD_LOGIC;
    q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
  );
END COMPONENT;

-- port map
begin

A1 : my_accm
  PORT MAP (
    b => b,
    clk => en,
    sclr => sclr,
    q => q
  );

process(clk)
begin
if clk'event and clk='1' then
case d_n_s is
when rdy => en <= '0';
if b1='1' then d_n_s <= pulse; end if;
when pulse => en <= '1';
d_n_s <= not_rdy;
when not_rdy => en <='0';
if b2='1' then d_n_s <= rdy; end if;
end case;
end if;
end process;

-- .VHO CODE

------------- Begin Cut here for COMPONENT Declaration ------ COMP_TAG
COMPONENT my_accm
  PORT (
    b : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    clk : IN STD_LOGIC;
    sclr : IN STD_LOGIC;
    q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
  );
END COMPONENT;
-- COMP_TAG_END ------ End COMPONENT Declaration ------------

-- The following code must appear in the VHDL architecture
-- body. Substitute your own instance name and net names.

------------- Begin Cut here for INSTANTIATION Template ----- INST_TAG
your_instance_name : my_accm
  PORT MAP (
    b => b,
    clk => clk,
    sclr => sclr,
    q => q
  );

end Behavioral;

我还粘贴了我在 CoreGen 中生成的累加器的图像。

如果有人能向我解释该程序中发生的情况，我将不胜感激。谢谢！

Answer 1

“累加器”可以有很多含义。在硬件 Xilinx 库中，您实例化的组件是寄存器前面的加法器。加法器将累加器寄存器的当前值与输入项相加。累加器寄存器比输入宽，因此您可以累加（相加）许多输入项而不会溢出输出。

当电路启动时，累加器包含零。您输入 1000 (-8)，当它与零相加时，输出将变为 11111000（-8 符号扩展）。然后添加 1111 (-1)，输出变为 11110111（-9 符号扩展）。

完成“累加”后，断言 SCLR 将累加器寄存器清零（或使用 SSET 或 SINIT，根据您的逻辑而定）。

Xilinx 库的文档应涵盖所有这些内容（尝试单击 corgen 对话框中的“数据表”按钮）。

Answer 2

事实上，我想我现在明白了。它的作用就像一个带有签名输入的Adder。我认为我对此是正确的，但希望得到任何澄清！