24位计数器状态机

Question

我正在尝试在 verilog 中创建一个计数器，它可以计算已经有多少个时钟周期，在一千万之后它将重置并重新开始。

我创建了一个 24 位加法器模块以及另一个包含 24 个 D 触发器的模块，用于存储从加法器输出的周期计数。

然后我想要一个处于计数状态的状态机，直到一千万个周期过去，然后它进入重置状态。

这听起来正确吗？问题是我不确定如何实现状态机。

谁能给我指一个可以帮助我解决这个问题的网站/书籍？

谢谢

Answer 1

正如 Paul S 已经提到的，如果您希望计数器在溢出后继续计数，则不需要状态机。您可以执行以下操作（未经测试，可能包含拼写错误）：

module overflow_counter (
  clk,
  reset,
  enable,
  ctr_out
);

// Port definitions
input clk, reset, enable;
output [23:0] ctr_out;

// Register definitions
reg [23:0] reg_ctr;

// Assignments
assign ctr_out = reg_ctr;

// Counter behaviour - Asynchronous active-high reset
initial reg_ctr <= 0;
always @ (posedge clk or posedge reset)
begin
  if (reset)                 reg_ctr <= 0;
  else if (enable)
  begin
    if (reg_ctr == 10000000) reg_ctr <= 0;
    else                     reg_ctr <= reg_ctr + 1;
  end
end

endmodule

当然，通常您会使用参数，这样您就不必每次需要溢出计数器时都创建自定义模块。我会把它留给你;)。

[编辑] 这里有一些文档可以帮助您使用 FSM。我刚刚在Google上搜索了“verilog状态机”：

• EECS150：Verilog中的有限状态机
• 可综合的有限状态机设计技术

我还没有读过第一篇论文，所以我无法对此发表评论。第二个展示了 FSM 的各种编码风格，其中 3 种总是块风格，我强烈推荐这种风格，因为它更容易调试（状态转换和 FSM 输出被整齐地分开）。该链接似乎已关闭，所以这里是 缓存的 Google 结果。

Answer 2

您不需要状态机。你已经在柜台里有了状态。您需要做的就是检测要包装的值并在该点将 0 加载到计数器中

在伪代码中：

if count == 10000000 then
  nextCount = 0;
else
  nextCount = count + 1;

...或...

nextCount  = count + 1;
if count == 10000000 then
  resetCount = 1;

Answer 3

状态机并不太棘手。使用 localparam （带有宽度，不要忘记宽度，此处未显示，因为它只是一位）来定义状态的标签。然后创建两个 reg 变量（state_reg、state_next）。 _reg 变量是您的实际寄存器。 _next 变量是一个“wire reg”（可以分配到组合always 块内部的连线）。要记住的两件事是在组合always块中执行X_next = X_reg;（然后是组合逻辑的其余部分）和在顺序总是阻塞。您可以考虑特殊情况，但如果您坚持这些简单的规则，那么事情应该会顺利进行。我尽量不将实例化用于非常简单的事情，例如加法器，因为 Verilog 对加法器有很好的支持。

由于我使用 FPGA，因此我将初始值分配给寄存器，并且不使用复位信号。我不确定，但对于 ASIC 设计，我认为情况恰恰相反。

localparam STATE_RESET = 1'b0, STATE_COUNT = 1'b1;

reg [23:0] cntr_reg = 24'd0, cntr_next;
reg state_reg = STATE_COUNT, state_next;

always @* begin
    cntr_next = cntr_reg; // statement not required since we handle all cases
    if (cntr_reg == 24'd10_000_000)
        cntr_next = 24'd0;
    else
        cntr_next = cntr_reg + 24'd1;
    state_next = state_reg; // statement required since we don't handle all cases
    case (state_reg)
        STATE_COUNT: if (cntr_reg == 24'd10_000_000) state_next = STATE_RESET;
    endcase
end

always @(posedge clk) begin
    cntr_reg <= cntr_next;
    state_reg <= state_next;
end

我发现这本书非常有帮助。本书还有 VHDL 版本，因此您可以将两者并排用作 Rosetta Stone 来学习 VHDL。