如何在vhdl中将信号延迟几个周期

Question

如何在VHDL中将信号延迟给定的周期数？ 循环数作为通用值给出。

还有其他选择吗

process(CLK) is
begin
  if rising_edge(CLK) then
    a_q <= a;
    a_q_q <= a_q;
    a_q_q_q <= a_q_q;
    -- etc
  end if;
end process;

？

Answer 1

创建适当类型信号的一维数组（我们称之为 a_store），数组长度与周期数相关。这可能意味着您必须为数组创建一个新类型，除非已经有一个可以使用的向量类型：例如。 std_logic_vector 或 integer_vector（后者仅在 VHDL-2008 中为标准）。

然后沿着每个刻度打乱数组：

if rising_edge(clk) then
  a_store <= a_store(store'high-1 downto 0) & a;
  a_out <= a_store(a_store'high);
end if;