我如何知道我的代码是否可综合？ [Verilog]
在使用自上而下的方法在 verilog 中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构电路。 但我怎么知道我的代码是否可综合呢？ 是否有任何准则可遵循来支持 verilog 综合？
In designing a circuit in verilog using top-down method, I can start from the behavior of a circuit followed by defining the details in every module to construct a structural circuit that is synthesizable.
But how can I know if my code is synthesizable?
Are there any guidelines to follow to support synthesis in verilog?
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评论（2）
有一个“标准”，IEEE 1364.1，但正如 Martin 指出的那样工具支持任何它想要的东西。如果您需要免费资源，我推荐 Xilinx XST 用户指南 。
此外，结构 verilog 通常意味着您正在创建接近网表的描述，并且在这种情况下您将使用的构造是可综合的构造的一小部分。
There is a 'standard', IEEE 1364.1 but as Martin pointed out each tool supports whatever it wants. I recommend the Xilinx XST User Guide if you need a free resource.
Also, structural verilog typically means you are creating description close to a netlist and the constructs you would use in this case are a small subset of those that are synthesizable.
阅读您要使用的任何综合工具附带的文档。这将向您展示您可以做什么 - 有时您必须通过非常特定的方式编写代码才能获得预期结果。
但最终，没有什么比经验更重要的了——定期对代码（或其一小部分）运行合成器，看看该工具会产生什么结果。
Read the documentation that comes with whatever synthesis tool you are going to be using. This will show you what you can do - sometimes there are very specific ways you have to write code to get the intended results.
Ultimately though, there's nothing to beat experience - run your synthesiser over your code (or small parts of it) at regular intervals and see what the tool produces.