将 Xilinx ISE RTL/技术原理图导出到网表文本文件中
我在 Xilinx ISE 上使用 VHDL 来生成项目中寄存器传输逻辑的原理图。我知道 ISE 在给出 RTL 和技术原理图之前会进行大量优化和门电路缩减。我想要做的是将这些原理图的网表导出到某个文件中，以便我可以将其用于我自己的程序。有什么办法可以做到这一点吗？我一直在阅读有关 ngc 文件的内容，但是综合时生成的 ngc 文件的内容完全没有意义。
如果您以前这样做过，请告诉我，我很想看看这是如何完成的。如果它在 ISE 上不可行，您能推荐一个可以做到这一点的工具吗？
I'm using VHDL on Xilinx ISE to generate a schematic of the register transfer logic in my project. I know ISE does a number of optimizations and gate reductions before spitting out the RTL and Technology schematics. What I want to do is to export the netlist of these schematics into some file so I can use that for my own program. Is there any way to do this? I keep reading about ngc files, but the contents of the ngc file generated upon synthesis make absolutely no sense.
Please let me know if you've done this before, I'd love to see how this is done. If it's not doable on ISE, can you recommend a tool that could do it?
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评论（1）
EDIF 是一种用于描述网表的行业标准格式 - 有许多工具可以解释它们，您可以轻松地自行推出，因为它是一种记录的文本格式。
您可以通过运行 ISE 套件中包含的 Xilinx 工具
ngc2edif将 .ngc 转换为 edif 文件。EDIF is an industry standard format for describing netlists - there are numerous tools for interpreting them and you could easily roll your own since it's a documented textual format.
You can convert an .ngc into an edif file by running the Xilinx tool
ngc2edifincluded in the ISE suite.