非标准目录布局中的 makefile

Question

一个非常相似的问题，但与经常被问到的问题并不完全相同；我的项目具有以下布局（跨平台，因此不同的 IDE 等）

[Project]
   |
   |--- codeblocks
   |       |- obj
   |--- src
   |--- visual_studio

本质上，我试图获取我的 makefile（位于 codeblocks 目录中），编译 src 中包含的文件，并将目标文件放入进入obj目录。

编译方面我可以毫无问题地实现，但我一生都无法弄清楚如何告诉 make 使用此替代目录作为对象文件<的默认位置< /em>;之后我可以移动它们，但这意味着每次构建时我都必须重新编译整个应用程序，这会破坏 makefile 的对象。

通读 make 文档（是的，我确实首先尝试过，并在途中学到了一些额外的东西！），我遇到了一些示例，例如 $(OBJDIR)/%.o: %.c，但是 make 无法找到使用它的规则，而且我还没有足够的经验来自己解决这个问题:(

谁能指出我在正确的方向或提供一些合适的提示？

Answer 1

下面是一个简单的 Makefile 示例，演示了如何执行此操作。

SOURCES = $(wildcard src/*.c)
OBJECTS = $(SOURCES:src/%.c=obj/%.o)

obj/%.o: src/%.c
        $(CC) $(CFLAGS) -c -o $@ 
lt;

target.exe: $(OBJECTS)
        $(CC) -o $@ $^ $(LDFLAGS) $(LDLIBS)

Makefile 所需的目录结构和文件是：

project/
project/Makefile
project/src/*.c
project/obj

我在我的机器上测试了它，它运行正确：

$ make
cc  -c -o obj/main.o src/main.c
cc -o target.exe obj/main.o  

Answer 2

如果您使用 GNU make，则可以使用您所描述的扩展模式规则。然后你可以有一个规则

$(OBJDIR)/%.o: $(SRCDIR)/%.c
        $(CC) $(CFLAGS) -c -o $@ $^

来编译源文件。额外的复杂性是您的链接规则还需要为所有目标文件指定 $(OBJDIR)。您可以使用类似的东西

SOURCES = $(wildcard $(SRCDIR)/*.c)
OBJECTS = $(SOURCES:$(SRCDIR)/%.c=$(OBJDIR)/%.o)

$(TARGET): $(OBJECTS)
        $(CC) -o $@ $^ $(LDFLAGS) $(LDLIBS)

，或者，您可以使用VPATH来避免在所有这些地方需要$(SRCDIR)。