verilog 中的参数化位域

Question

是否可以在verilog中参数化位字段？本质上我想使用参数或替代方案来定义位范围。我能想到的唯一方法是使用“定义”，如下所示，但似乎应该有更好的方法。

`define BITFIELD_SELECT 31:28
foo = bar[BITFIELD_SELECT]

Answer 1

参数比定义更好（更安全），因为命名空间对于项目来说不是全局的。您应该能够使用两个参数来完成此操作。

parameter BITFIELD_HIGH = 31;
parameter BITFIELD_LOW = 28;

assign foo = bar[BITFIELD_HIGH:BITFIELD_LOW];

或者

parameter BITFIELD_HIGH = 31;
localparam BITFIELD_LOW = BITFIELD_HIGH-3;

assign foo = bar[BITFIELD_HIGH:BITFIELD_LOW];

Answer 2

如果您使用宏（定义），则在调用宏时包含“`”

`define BITFIELD_SELECT 31:28
foo = bar[`BITFIELD_SELECT]; // `BITFIELD_SELECT